JPS6239065A - 増幅ゲ−ト型サイリスタ - Google Patents
増幅ゲ−ト型サイリスタInfo
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- JPS6239065A JPS6239065A JP17757585A JP17757585A JPS6239065A JP S6239065 A JPS6239065 A JP S6239065A JP 17757585 A JP17757585 A JP 17757585A JP 17757585 A JP17757585 A JP 17757585A JP S6239065 A JPS6239065 A JP S6239065A
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- Japan
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- thyristor
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- oxide film
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000003321 amplification Effects 0.000 abstract description 9
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract 4
- 238000000034 method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＧａｔｅ感度が５０μＡ程度ｄｖ／ｄｔ特性＞
２００Ｖ／μｓｅｃを保証しソフトスタート回路等に
使用する汎用サイリスタに関する。
２００Ｖ／μｓｅｃを保証しソフトスタート回路等に
使用する汎用サイリスタに関する。
サイリスタの使用方法としてはランプ点灯時における初
期トリガ位相を遅らせて導通角を小さくし、暫時この導
通角を拡げていき、突入電流のピーク値を押える調光制
御方式に利用されている。
期トリガ位相を遅らせて導通角を小さくし、暫時この導
通角を拡げていき、突入電流のピーク値を押える調光制
御方式に利用されている。
これに適用するサイリスタは前述の規格値を満足するＩ
ＯＡ級が主であるが、その構造を第２図によって形成す
る。第２図（ａ）に示すようにＰを約１０１０１４ａｔ
ｏ／ｃｃ含有したＮ導電型Ｓｉ半導体基板（２０）を用
意し、その両面に酸化膜を被覆しその所定位置即ちアイ
ソレイション領域を形成する場所に開口を設け、こ＼か
らＢを導入して５−７ Ｘ １０”ａｔｏｍｓ／ＣＣの
表面濃度をもつアイソレイション領域（２１）を形成す
る。
ＯＡ級が主であるが、その構造を第２図によって形成す
る。第２図（ａ）に示すようにＰを約１０１０１４ａｔ
ｏ／ｃｃ含有したＮ導電型Ｓｉ半導体基板（２０）を用
意し、その両面に酸化膜を被覆しその所定位置即ちアイ
ソレイション領域を形成する場所に開口を設け、こ＼か
らＢを導入して５−７ Ｘ １０”ａｔｏｍｓ／ＣＣの
表面濃度をもつアイソレイション領域（２１）を形成す
る。
次に、半導体基板（２０）の−主面に被着した前記酸化
膜部分を剥離してＰを導入して表面濃度５〜７ Ｘ １
０”ａｔｏ＋ｍｓ／ｃｃ程度をもつアノード領域（２２
）を形成し第２図に示すようにアイソレイション領域と
接続する。このサイリスタでは主ならびに副サイリスタ
を設け、このベース領域内に形成する二ミッタ領域のｘ
Ｊを変えることによって両サイリスタのＩＯ？特性にバ
ランスを持たせている。
膜部分を剥離してＰを導入して表面濃度５〜７ Ｘ １
０”ａｔｏ＋ｍｓ／ｃｃ程度をもつアノード領域（２２
）を形成し第２図に示すようにアイソレイション領域と
接続する。このサイリスタでは主ならびに副サイリスタ
を設け、このベース領域内に形成する二ミッタ領域のｘ
Ｊを変えることによって両サイリスタのＩＯ？特性にバ
ランスを持たせている。
具体的にはアノード領域（２２）の反対側に位置する半
導体基板表面に被着した酸化膜−二のアノード領域（２
２）の形成後すべて新しい酸化膜にかえる−の所定位置
を開口して主サイリスタ（２３）ならびに副サイリスタ
（２４）のベース領域（２５） （２６）として。
導体基板表面に被着した酸化膜−二のアノード領域（２
２）の形成後すべて新しい酸化膜にかえる−の所定位置
を開口して主サイリスタ（２３）ならびに副サイリスタ
（２４）のベース領域（２５） （２６）として。
Ｂを導入して５ Ｘ １０”ａｔｏｍｓ／ｃｃ程度の表
面濃度とする。
面濃度とする。
次にエミッタ領域の形成に移るが、前述のように前工程
により汚染された酸化膜を新酸化膜としてから所定位げ
に開口を設けてからｎ出したベース領域（２５） （２
６）内にＰを導入して表面濃度をぼゾロ Ｘ １０”ａ
ｔｏｍｓ／ｃｃとしてエミッタ領域（２７） （２８）
を設けるが主サイリスタのエミッタ領域（２７）のｘｊ
を２０μｍ副サイリスタのエミッタ領域（２８）のＸｊ
を１０μｍとする。副サイリスタ（２４）には増幅ゲー
ト（２９）を設けて、ベース領域（２６）にオーミック
接触して設けるゲート電極（３０）からの入力信号を伝
播する。
により汚染された酸化膜を新酸化膜としてから所定位げ
に開口を設けてからｎ出したベース領域（２５） （２
６）内にＰを導入して表面濃度をぼゾロ Ｘ １０”ａ
ｔｏｍｓ／ｃｃとしてエミッタ領域（２７） （２８）
を設けるが主サイリスタのエミッタ領域（２７）のｘｊ
を２０μｍ副サイリスタのエミッタ領域（２８）のＸｊ
を１０μｍとする。副サイリスタ（２４）には増幅ゲー
ト（２９）を設けて、ベース領域（２６）にオーミック
接触して設けるゲート電極（３０）からの入力信号を伝
播する。
この増幅グー）−（２９）は公知のように、副サイリス
タ（２４）のベース領域（２６）に形成するエミッタ領
域（２８）と主サイリスタ（２３）のベース領域（２５
）の両表面部分を導電性金属ＡＱによって橋絡して形成
する。このようにしてＩＯＡクラスの増幅ゲート型サイ
リスタを形成するが、主サイリスタのエミッタはいわゆ
る５ｈｏｒｔｅｄ Ｅｍｉｔｔｅｒ構造とし副サイリス
タＮｏｎ ５ｈｏｒｔｅｄ Ｅｍｉｔｔｅｒ構造とする
。
タ（２４）のベース領域（２６）に形成するエミッタ領
域（２８）と主サイリスタ（２３）のベース領域（２５
）の両表面部分を導電性金属ＡＱによって橋絡して形成
する。このようにしてＩＯＡクラスの増幅ゲート型サイ
リスタを形成するが、主サイリスタのエミッタはいわゆ
る５ｈｏｒｔｅｄ Ｅｍｉｔｔｅｒ構造とし副サイリス
タＮｏｎ ５ｈｏｒｔｅｄ Ｅｍｉｔｔｅｒ構造とする
。
この主副サイリスタを持ったサイリスタのｄｖ／ｄｔ特
性は副サイリスタによって規正されるが、ＩＱＴバラン
スはエミッタ領域のＸｊを変えることによって達成して
いる。しかしこの主サイリスタのＩＯＴが１００■Ａ以
上になるとその注入効率が低下しひいてはＶ、が悪化す
る６又副サイリスタの王。Ｔが２００μ八以上になると
そのターンオン時間が長くなり、両サイリスタのラッチ
ング特性も悪くなる等の欠点がある。
性は副サイリスタによって規正されるが、ＩＱＴバラン
スはエミッタ領域のＸｊを変えることによって達成して
いる。しかしこの主サイリスタのＩＯＴが１００■Ａ以
上になるとその注入効率が低下しひいてはＶ、が悪化す
る６又副サイリスタの王。Ｔが２００μ八以上になると
そのターンオン時間が長くなり、両サイリスタのラッチ
ング特性も悪くなる等の欠点がある。
本発明は上記欠点を除去した新規な増幅ゲート型サイリ
スタを提供する６ 〔発明の概要〕 本発明では上記目的を達成するため主副サイリスタ領域
濃度に相違をもたせることによってＩＣＩＦのバランス
を採り、更に両エミッタ領域＆よ同時形成によって工程
短縮を図ると共にこのノ（ランス達成を従来より確実に
する手法を採用した。
スタを提供する６ 〔発明の概要〕 本発明では上記目的を達成するため主副サイリスタ領域
濃度に相違をもたせることによってＩＣＩＦのバランス
を採り、更に両エミッタ領域＆よ同時形成によって工程
短縮を図ると共にこのノ（ランス達成を従来より確実に
する手法を採用した。
第１図（ａ）〜（シ）により本発明を詳述する。
アノード領域形成までは従来例と同様であるので重複す
るがそのま一記載する。Ｐを約１０”ａｔｏ瓢Ｓ／ｃｃ
含有したＮ導電型Ｓｉ半導体基板■を準備し、その両面
に常法に従って酸化膜を被覆し、アイソレイション領域
形成予定位置を開口してと−からＢを導入して５〜７
Ｘ １０”ａｔｏ＋ｍｓ／ｃｃの表面濃度をもつアイソ
レイション領域■を形成する。
るがそのま一記載する。Ｐを約１０”ａｔｏ瓢Ｓ／ｃｃ
含有したＮ導電型Ｓｉ半導体基板■を準備し、その両面
に常法に従って酸化膜を被覆し、アイソレイション領域
形成予定位置を開口してと−からＢを導入して５〜７
Ｘ １０”ａｔｏ＋ｍｓ／ｃｃの表面濃度をもつアイソ
レイション領域■を形成する。
次に、この工程で汚染した酸化膜を剥離して絶粋な酸化
膜を半導体基板ωに形成するが後述する各工程毎にもこ
の新酸化膜形成が実施されることを付記する。
膜を半導体基板ωに形成するが後述する各工程毎にもこ
の新酸化膜形成が実施されることを付記する。
この半導体基板のアノード領域形成予定位置である。一
方主面に被着したこの新酸化膜を除去してからＢを導入
して表面濃度５〜７．ｘ１０°ａｔｏｍｓ／ＣＣをもつ
アノード領域（３）を設けると共にアイソレイション領
域と接続する。この状態は第２図と全く同様である。
方主面に被着したこの新酸化膜を除去してからＢを導入
して表面濃度５〜７．ｘ１０°ａｔｏｍｓ／ＣＣをもつ
アノード領域（３）を設けると共にアイソレイション領
域と接続する。この状態は第２図と全く同様である。
次いで、アノード領域■と反対側の半導体基板■の他方
主面に被着した酸化膜部分を除去してから主サイリスタ
（イ）ならびに副サイリスタ■のベース領域■■をＰの
導入によって形成する。
主面に被着した酸化膜部分を除去してから主サイリスタ
（イ）ならびに副サイリスタ■のベース領域■■をＰの
導入によって形成する。
この場合副サイリスタ■のベース領域■の形成は１０８
０℃でＰを導入し続いて主サイリスタに）のベース領域
■は１０００℃で実施するので、この後者の導入時には
副サイリスタ■のベース領域■にも外方拡散によってＰ
が付着するが、その導入時の温度より低いために表面濃
度には影響を与えない。
０℃でＰを導入し続いて主サイリスタに）のベース領域
■は１０００℃で実施するので、この後者の導入時には
副サイリスタ■のベース領域■にも外方拡散によってＰ
が付着するが、その導入時の温度より低いために表面濃
度には影響を与えない。
このＰ導入によって得られるベース領域■■の表面濃度
は副サイリスタ■で約５ Ｘ １０”ａｔｏｍｓ／ｃｃ
、主サイリスタ■で３ Ｘ １０１７ａｔｏ醜ｓ／ｃｃ
位であるにのベース領域形成後エミッタ領域（ａＯ）の
形成に移るが、従来例と異なり同時導入により等しいＸ
Ｊとする。尚ベース領域０■のＸＪは共に４５Ｉｍ位で
ありこのエミッタ領域■０はＰの表面濃度６ＸＩＯ”ａ
ｔｏｍｓ／ｃｃ程度とする。尚主サイリスタのエミッタ
領域（８）は第１図（ｉ）に示したように５ｈｏｒｔｅ
ｄ ｅｍｉ−ｔｔｅｒ構造とするために複数のエミッタ
領域（８）・・・を形成し、二Ｓに導電性金属ＡＱを堆
積してエミッタ電極（１０）を形成するが、副サイリス
タ■はＮｏ＠５ｈｏｒｔｅｄ ｅｍｉｔｔｒｅｒ構造と
する。しかし、そのベース領域■に形成するエミッタ領
域■と主サイリスタに）のベース領域■との両表面部分
に導電性金属ＡＱを堆積して増幅ゲート（１１）とする
。
は副サイリスタ■で約５ Ｘ １０”ａｔｏｍｓ／ｃｃ
、主サイリスタ■で３ Ｘ １０１７ａｔｏ醜ｓ／ｃｃ
位であるにのベース領域形成後エミッタ領域（ａＯ）の
形成に移るが、従来例と異なり同時導入により等しいＸ
Ｊとする。尚ベース領域０■のＸＪは共に４５Ｉｍ位で
ありこのエミッタ領域■０はＰの表面濃度６ＸＩＯ”ａ
ｔｏｍｓ／ｃｃ程度とする。尚主サイリスタのエミッタ
領域（８）は第１図（ｉ）に示したように５ｈｏｒｔｅ
ｄ ｅｍｉ−ｔｔｅｒ構造とするために複数のエミッタ
領域（８）・・・を形成し、二Ｓに導電性金属ＡＱを堆
積してエミッタ電極（１０）を形成するが、副サイリス
タ■はＮｏ＠５ｈｏｒｔｅｄ ｅｍｉｔｔｒｅｒ構造と
する。しかし、そのベース領域■に形成するエミッタ領
域■と主サイリスタに）のベース領域■との両表面部分
に導電性金属ＡＱを堆積して増幅ゲート（１１）とする
。
更に、この副サイリスタのベース領域■にはオーム接触
したゲート電極（１２）を設け、アノード領域■にも導
電性金属を被着してアノード電極（１３）を形成して増
幅ゲート型サイリスタを完成する。
したゲート電極（１２）を設け、アノード領域■にも導
電性金属を被着してアノード電極（１３）を形成して増
幅ゲート型サイリスタを完成する。
このサイリスタでは導電型の異なる４半導体層を交互に
配置して半導体基板とし、その一方頂面をＰ導電型層の
アノード領域とし、更に他方頂面に露出したＰ導電型の
ベース領域とＮ導電型のエミッタ領域によって主サイリ
スタならびに副サイリスタを構成することになる。
配置して半導体基板とし、その一方頂面をＰ導電型層の
アノード領域とし、更に他方頂面に露出したＰ導電型の
ベース領域とＮ導電型のエミッタ領域によって主サイリ
スタならびに副サイリスタを構成することになる。
本発明に係る増幅ゲート型サイリスタでは副サイリスタ
のベース表面濃度を主サイリスタのそれより１桁以上高
くしているのでＩ。Ｔを５０μ八程度とし、しかもサイ
リスタとしてのｄｖ／ｄｔ特性を損わなくて済む。しか
もこの両表面濃度の相違によって主サイリスタの１゜Ｔ
を１５＋ａＡ前後に保持され、ＩＯＴのバランスが維持
される。更に、両エミッタ領域は同時に形成してそのＸ
ｊも等しくするため大幅な工程短縮をもたらし、ｃｏｓ
ｔ ｄｏνｎが達成される。
のベース表面濃度を主サイリスタのそれより１桁以上高
くしているのでＩ。Ｔを５０μ八程度とし、しかもサイ
リスタとしてのｄｖ／ｄｔ特性を損わなくて済む。しか
もこの両表面濃度の相違によって主サイリスタの１゜Ｔ
を１５＋ａＡ前後に保持され、ＩＯＴのバランスが維持
される。更に、両エミッタ領域は同時に形成してそのＸ
ｊも等しくするため大幅な工程短縮をもたらし、ｃｏｓ
ｔ ｄｏνｎが達成される。
この丁ａ丁のバランス維持に伴って、従来例で発生する
副サイリスタにおけるターンオン特性及びラッチング特
性悪化と、主サイリスタでの順方向降下特性劣化を防止
して、長期にわたり増幅型サイリスタの機能を発揮でき
る。
副サイリスタにおけるターンオン特性及びラッチング特
性悪化と、主サイリスタでの順方向降下特性劣化を防止
して、長期にわたり増幅型サイリスタの機能を発揮でき
る。
【図面の簡単な説明】
第１図（ａ）〜（ｉ）は本発明の詳細な説明する各工程
毎の断面図、第２図（ａ）〜（ｇ）は従来の増幅ゲート
型サイリスタの工程毎断面図である。
毎の断面図、第２図（ａ）〜（ｇ）は従来の増幅ゲート
型サイリスタの工程毎断面図である。
Claims (1)
- 導電型の異なる４半導体層を交互に配置して得られる半
導体基板の一方の頂面を陽極とし、他方頂面に露出する
導電型の異なる領域により形成する主サイリスタならび
に副サイリスタを備えるサイリスタにおいて、副サイリ
スタのベース表面濃度を主サイリスタのそれより１桁以
上高くしこのベース領域に形成するエミッタ領域と主サ
イリスタのベース領域とを短絡することを特徴とする増
幅ゲート型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17757585A JPS6239065A (ja) | 1985-08-14 | 1985-08-14 | 増幅ゲ−ト型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17757585A JPS6239065A (ja) | 1985-08-14 | 1985-08-14 | 増幅ゲ−ト型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239065A true JPS6239065A (ja) | 1987-02-20 |
Family
ID=16033367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17757585A Pending JPS6239065A (ja) | 1985-08-14 | 1985-08-14 | 増幅ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0312088A2 (en) * | 1987-10-16 | 1989-04-19 | Kabushiki Kaisha Toshiba | Sensitive thyristor having improved noise-capability |
| EP0341730A2 (en) * | 1988-05-13 | 1989-11-15 | Kabushiki Kaisha Toshiba | Gate-controlled bidirectional semiconductor switching device |
-
1985
- 1985-08-14 JP JP17757585A patent/JPS6239065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0312088A2 (en) * | 1987-10-16 | 1989-04-19 | Kabushiki Kaisha Toshiba | Sensitive thyristor having improved noise-capability |
| EP0341730A2 (en) * | 1988-05-13 | 1989-11-15 | Kabushiki Kaisha Toshiba | Gate-controlled bidirectional semiconductor switching device |
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