JPS6238956A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
- Publication number
- JPS6238956A JPS6238956A JP60178908A JP17890885A JPS6238956A JP S6238956 A JPS6238956 A JP S6238956A JP 60178908 A JP60178908 A JP 60178908A JP 17890885 A JP17890885 A JP 17890885A JP S6238956 A JPS6238956 A JP S6238956A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- control circuit
- semiconductor memory
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミッタ型半
導体記憶素子アレーを使用した記憶装置における記橙素
子アレーへの電源供給の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and more particularly to an improvement in power supply to a memory element array in a memory device using a dynamitter type semiconductor memory element array.
従来、高速のプロセッサに接続されるダイナミック型Ｍ
Ｏ３記憶素子を使用した記憶装置は、高速のプロセッサ
がＣＭＬ論理素子などの高速論理素子を使用するため、
記憶装置の制御手段に高速のプロセッサと同じ高速論理
素子を使用する場合がある。従って、ダイナミック型半
導体記憶素子と高速論理素子とで使用電源電圧が異なる
場合には、第２図に示すように、ダイナミック型半導体
′。Conventionally, dynamic M connected to a high-speed processor
Storage devices using O3 storage elements have high-speed processors that use high-speed logic elements such as CML logic elements.
In some cases, the same high-speed logic element as a high-speed processor is used as a control means for a storage device. Therefore, if the power supply voltages used are different between the dynamic semiconductor memory element and the high-speed logic element, the dynamic semiconductor memory element and the high-speed logic element will have different power supply voltages, as shown in FIG.
記憶素子アレー３と制御部９との間にレベル変換回路４
を設け、ダイナミック型半導体記憶素子に適した電圧の
第１の電源装置１からグイナミソク型半導体記１ａ素子
アレー３とレベル変換回路４に電源を供給し、制御部９
に適した電圧の第２の電源装置２から制御部９とレベル
変換回路４に電源を供給する構成が採用される。そして
、電源の投入、切断は電源制御信号１１によって行なわ
れ、ダイナミック型半導体記憶素子アレー３と制御部９
との信号の授受はレベル変換回路４を介して行なわれる
。A level conversion circuit 4 is provided between the memory element array 3 and the control section 9.
A first power supply device 1 with a voltage suitable for the dynamic semiconductor memory element supplies power to the Guinamisoku type semiconductor memory 1a element array 3 and the level conversion circuit 4, and the control unit 9
A configuration is adopted in which power is supplied to the control unit 9 and the level conversion circuit 4 from the second power supply device 2 with a voltage suitable for the. The power is turned on and off by a power control signal 11, and the dynamic semiconductor memory element array 3 and the control unit 9
Signals are exchanged with the level converter circuit 4 through the level conversion circuit 4.
上述した従来の記憶装置では、記憶装置の動作要求のう
ち通常のプロセッサからの書込み、読出し動作などは、
ダイナミック型半導体記憶素子アレー３の記憶素子のう
ちアドレスで指定された記憶素子のみが活性化される。In the conventional storage device described above, among the operation requests of the storage device, write and read operations from a normal processor are
Among the memory elements of the dynamic semiconductor memory element array 3, only the memory element specified by the address is activated.
またリフレッシュ動作においては、ダイナミック型半導
体記憶素子アレー３のすべての記憶素子が活性化される
場合もあるがその活性化時間はりフレッシュ周期に比べ
て短い。Furthermore, in the refresh operation, all the memory elements of the dynamic semiconductor memory element array 3 may be activated, but the activation time is shorter than the refresh cycle.
ダイナミック型半導体記憶素子は、活性化された時のみ
消費電流が増大し、活性化されない時は消費電流は少な
い。従って、ダイナミック型半導体記憶素子アレー３に
電源を供給する第１の電源装置１の電流容量は、これら
プロセッサからの書込み、読出し等の要求およびリフレ
ッシュ動作のみを考慮した場合には小さい値で充分であ
る。In a dynamic semiconductor memory element, the current consumption increases only when activated, and the current consumption decreases when not activated. Therefore, a small current capacity of the first power supply device 1 that supplies power to the dynamic semiconductor memory element array 3 is sufficient when considering only write and read requests from these processors and refresh operations. be.
ところが、記憶装置の制御部９をハードうエア診断する
場合を考えると、従来の構成ではそれ以上の電流容量を
第１の電源装置ｌに持たせる必要がある。即ち、制御部
９を、ダイナミック型半導体記憶素子アレー３の書込み
、読出し、リフレッシュ動作を制御するための記憶素子
制御回路５とシフト動作制御回路６とで構成し、シフト
動作制御回路６により記１ａ素子制御回路５のハードウ
ェア診断を行なうことが従来より実施されている。However, when considering the case where the control unit 9 of the storage device is subjected to a hardware fault diagnosis, in the conventional configuration, it is necessary to provide the first power supply device l with a current capacity larger than that. That is, the control unit 9 includes a memory element control circuit 5 for controlling write, read, and refresh operations of the dynamic semiconductor memory element array 3 and a shift operation control circuit 6. It has been conventionally practiced to perform hardware diagnosis of the element control circuit 5.
この際、シフト動作制御回路６は記憶素子制御回路５内
に設けられたダイナミック型半導体記憶素子アレー３の
ＲＡＳ信号、ＣＡＳ信号発生用のフリップフロップ等の
素子を順次駆動して所定のハードウェア診断を行なうが
、この診断中は通常のタイミングと異なるタイミングで
ＲＡＳ信号、ＣＡＳ信号を発生させる等の動作が行なわ
れることがあり、このためプロセッサからの要求時また
はりフレッシュ動作時と異なり長時間にわたりダイナミ
ック型半導体記憶素子アレー３のすべての素子が活性化
されてしまうことがある。従来の構成では、このような
ハードウェア診断中においても第１の電源装置１は投入
されたままであり、従って、第１の電源装置１は、ダイ
ナミック型半導体記憶素子アレー３が長時間にわたり活
性化されているときの電流量に耐えるだけの容量が必要
となり、結局、第１の電源装置１は大電流容量の大型の
電源となり、コストも増大する欠点があった。At this time, the shift operation control circuit 6 sequentially drives elements such as flip-flops for generating RAS signals and CAS signals of the dynamic semiconductor memory element array 3 provided in the memory element control circuit 5 to perform a predetermined hardware diagnosis. However, during this diagnosis, operations such as generating RAS and CAS signals may be performed at timings different from normal timing, and therefore, unlike when requests from the processor or refresh operations, operations may occur for a long time. All the elements of the dynamic semiconductor memory element array 3 may be activated. In the conventional configuration, the first power supply 1 remains turned on even during such a hardware diagnosis, and therefore, the first power supply 1 prevents the dynamic semiconductor memory element array 3 from being activated for a long time. Therefore, the first power supply device 1 becomes a large power supply with a large current capacity, resulting in an increase in cost.
本発明はこのような従来の問題点を解決したもので、そ
の目的は、第１の電源装置を小型化、低価格化し得るよ
うにすることにある。The present invention solves these conventional problems, and its purpose is to make the first power supply device smaller and cheaper.
°〔問題点を解決するための手段〕
本発明は上記問題点を解決するために、ダイナミック型
半導体記憶素子アレーと、このダイナミック型半導体記
憶素子アレーの書込み、読出し。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention provides a dynamic semiconductor memory element array, and a method for writing and reading data to and from the dynamic semiconductor memory element array.
リフレッシュの各制御を行なう記憶素子制御手段と、こ
の記憶素子制御手段とダイナミック型半導体記１．＃素
子アレーとの間に接続されたレベル変換手段と、記憶素
子制御手段のハードウェア診断の際に使用されるシフト
動作制御手段と、ダイナミック型半導体記憶素子アレー
とレベル変換手段とに電力を供給する第１の電源装置と
、レベル変換手段と記憶素子制御手段とシフト動作制御
手段とに電力を供給する第２の電源装置とを備えた半導
体記４．ａ装置において、シフト動作制御手段から記憶
素子制御手段の診断処理中信号を取出し、この診断処理
中信号が診断中を示している期間は第１の電源装置を切
断する構成にする。1. A storage element control means for performing refresh control; this storage element control means; and a dynamic semiconductor memory. #Supplies power to the level conversion means connected between the element array, the shift operation control means used for hardware diagnosis of the storage element control means, the dynamic semiconductor storage element array, and the level conversion means. 4. A semiconductor memory device comprising a first power supply device that supplies power to the level conversion means, the storage element control means, and the shift operation control means. In the device a, the diagnostic processing signal of the storage element control means is taken out from the shift operation control means, and the first power supply device is turned off during a period when the diagnostic processing signal indicates that the diagnosis is being performed.
〔作用〕
記憶素子制御手段のハードウェア診断がシフト動作制御
手段により行なわれている期間中は、第１の電源装置は
切断されているので、ダイナミ・２り型半導体記憶素子
アレーへの電源供給はなく、従ってダイナミック型半導
体記憶素子アレーのすべての素子が活性化されるような
信号がハードウェア診断に伴って記憶素子制御手段から
発生されでも第１の電源装置には９荷はかからない。[Operation] During the period when the hardware diagnosis of the storage element control means is being performed by the shift operation control means, the first power supply device is cut off, so that power is not supplied to the dynamic two-way type semiconductor storage element array. Therefore, even if a signal for activating all the elements of the dynamic semiconductor memory element array is generated from the memory element control means in conjunction with hardware diagnosis, no load is applied to the first power supply device.
第１図は本発明の実施例のブロック図である。 FIG. 1 is a block diagram of an embodiment of the invention.
同図において、ダイナミック型ＭＯ３記憶素子等のダイ
ナミック型半導体記憶素子で構成されたダイナミック型
半導体記憶素子アレー３は、それに適した電圧の第１の
電源装置Ｉより電力が供給される。グイナミソク型半導
体記１＃素子アレー３はレベル変換回路４を介して制御
部９の記４０素子制御回路５に接続される。In the figure, a dynamic type semiconductor memory element array 3 made up of dynamic type semiconductor memory elements such as dynamic type MO3 memory elements is supplied with power from a first power supply device I having a voltage suitable for the dynamic type semiconductor memory element array 3. The Guinamisoku type semiconductor device 1# element array 3 is connected to the 40-element control circuit 5 of the control section 9 via the level conversion circuit 4.
制御部９は、ダイナミック型半導体記憶素子アレー３の
書込み、読出し及びリフレッシュ制御を行なう上記記憶
素子制御回路５と、この記憶素子制御回路５のハート−
ウェア診断の際に使用されるシフト動作制御則Ｉｌ＠６
とで構成される。記４＠素子制御回路５と図示しないプ
ロセッサとの間ではインクフェイス信号１２がやりとり
される。また、シフト動作制御回路６は図示しない制御
信号を受けると記憶素子制御回路５のハードウェア診断
の為の各種の信号を発生して記憶素子制御回路５へ出力
し、この出力中の記憶素子制御回路５の出力を例えば図
示しないプロセッサが読取ることで記憶素子制御回路５
のハードウェア診断が行なわれる。The control unit 9 includes the memory element control circuit 5 that performs write, read, and refresh control of the dynamic semiconductor memory element array 3, and the heart of the memory element control circuit 5.
Shift operation control law Il@6 used for wear diagnosis
It consists of Note 4: An ink face signal 12 is exchanged between the element control circuit 5 and a processor (not shown). In addition, when the shift operation control circuit 6 receives a control signal (not shown), it generates various signals for hardware diagnosis of the storage element control circuit 5 and outputs them to the storage element control circuit 5. For example, by reading the output of the circuit 5 by a processor (not shown), the memory element control circuit 5
hardware diagnosis is performed.
シフト動作制御回路６からはハードウェア診断中は例え
ば“０゛となる診断処理中信号１３が取出されて電源投
入切断回路７へ人力される。この電源投入切断回路７お
よび上記レヘル変換回路４．記憶素子制御回路５．シフ
ト動作制御回路６へは第２の電源装置２から電力が供給
される。From the shift operation control circuit 6, a diagnostic processing signal 13, which is, for example, "0" during hardware diagnosis, is taken out and inputted to the power on/off circuit 7. This power on/off circuit 7 and the level conversion circuit 4. Power is supplied from the second power supply device 2 to the storage element control circuit 5 and shift operation control circuit 6.
電源投入切断回路７は外部から初期値設定信号１４が入
力されるとその出力１５を“１”にし、シフト動作制御
回路６からの診断処理中信号１３が“０”の間はその出
力１５を０″とする回路であり、例えば初期値設定信号
１４でセントされ、診断処理中信号１３でリセットされ
るフリップフロップ等で構成される。The power on/off circuit 7 sets its output 15 to "1" when the initial value setting signal 14 is inputted from the outside, and sets its output 15 to "1" while the diagnostic processing signal 13 from the shift operation control circuit 6 is "0". 0'', and is composed of, for example, a flip-flop or the like that is set by the initial value setting signal 14 and reset by the diagnostic processing signal 13.
電源投入切断回路７の出力１５はアンド回路８の一方の
入力に接続され、アンド回路８の他方の人力には外部か
らの電源制御信号１１が接続される。The output 15 of the power on/off circuit 7 is connected to one input of an AND circuit 8, and the other input of the AND circuit 8 is connected to an external power control signal 11.
第２の電源装置２は電源制御信号１１が“１”のときに
投入状態になり、“０”のとき切断状態になるが、第１
の電源装置１は電源制御信号１１が“１゛で且つ電源投
入切断回路７の出力１５が“１”のとき即ちアンド回路
８の出力１６が“１”のとき投入状態にされ、電源制御
信号１１或いは電源投入切断回路７の出力１５のいずれ
か一方でも“０”になると切断状態となる。The second power supply device 2 is turned on when the power control signal 11 is “1” and turned off when it is “0”;
The power supply device 1 is turned on when the power control signal 11 is "1" and the output 15 of the power on/off circuit 7 is "1", that is, when the output 16 of the AND circuit 8 is "1". When either the output 11 or the output 15 of the power on/off circuit 7 becomes "0", the disconnection state occurs.
第１図において、電源投入切断回路７の出力１５が“１
”になっている初期状態で電源制御信号１１が“１”に
されると、第１の電源装置１および第２の電源装置２が
共に投入され、第１の電源装置１からダイナミック型半
導体記憶素子アレー３およびレベル変換回路４へ電力が
供給され、第２の電源装置２からレヘル変換回路４．記
橙素子制御７１回路５．シフト動作制御回路６および電
源投入切断回路７へ電力が供給される。In FIG. 1, the output 15 of the power on/off circuit 7 is “1”.
When the power supply control signal 11 is set to "1" in the initial state, both the first power supply 1 and the second power supply 2 are turned on, and the first power supply 1 outputs the dynamic semiconductor memory. Power is supplied to the element array 3 and the level conversion circuit 4, and power is supplied from the second power supply device 2 to the level conversion circuit 4, the writing orange element control 71 circuit 5, the shift operation control circuit 6, and the power on/off circuit 7. Ru.
ダイナミック型半導体記憶素子アレー３に対する通常の
読出し、書込みなどの動作は、記憶素子制御回路５から
レベル変換回路４を介してダイナミック型半導体記憶素
子アレー３の特定の行のみに対しアクセスされることで
行なわれる。そのため、その特定の行のダイナミック型
半導体記憶素子のみが活性化される。Normal read and write operations for the dynamic semiconductor memory element array 3 are performed by accessing only a specific row of the dynamic semiconductor memory element array 3 from the memory element control circuit 5 via the level conversion circuit 4. It is done. Therefore, only the dynamic semiconductor memory elements in that specific row are activated.
また、リフレ・ノシュ動作の場合は、ダイナミ・７り型
半導体記憶素子アレー３のすべてのダイナミック型半導
体記憶素子を活性化させるように記４ａ素子制御回路５
がレベル変換回路４を介してダイナミック型半導体記憶
素子アレー３を制御する。In addition, in the case of refresh/nosh operation, the element control circuit 4a activates all the dynamic type semiconductor memory elements of the dynamic type semiconductor memory element array 3.
controls the dynamic semiconductor memory element array 3 via the level conversion circuit 4.
この場合、１回のりフレッシュ動作はりフレッシュ周期
に比べて充分に短い時間で行なわれる。In this case, one refresh operation is performed in a sufficiently short time compared to the refresh cycle.
記１□ａ素子制御回路５を診断するために、シフト動作
制御回路６により記憶素子制御回路５の内部のフリップ
フロップやレジスタをシフト動作で読出す或いは所定の
値を設定する動作を行なわせると、シフト動作制御回路
６から電源投入切断回路７への診断処理中信号１３が“
０”となり、電源投入切断回路７の出力１５は“０”に
なる。従って、アンド回路８の出力が“０”となって第
１の電源装置１のみが切断される。従って、ダイナミッ
ク型半導体記憶素子アレー３のすべての素子が活性化さ
れるような信号がハードウェア診断に伴って記憶素子制
御回路５から発生されても第１の電源袋Ｎ１には負荷は
かからない。なお、第２の電源装置２は切断されないの
で、記憶素子制御回路５゜シフト動作制御回路６等は動
作可能であり、ハードウェア診断に支障は生じない。Note 1□A In order to diagnose the element control circuit 5, the shift operation control circuit 6 reads out the flip-flops and registers inside the storage element control circuit 5 by a shift operation or sets a predetermined value. , the diagnostic processing signal 13 from the shift operation control circuit 6 to the power on/off circuit 7 is “
0", and the output 15 of the power on/off circuit 7 becomes "0". Therefore, the output of the AND circuit 8 becomes "0" and only the first power supply device 1 is cut off. Even if a signal that activates all the elements of the memory element array 3 is generated from the memory element control circuit 5 in conjunction with hardware diagnosis, no load is applied to the first power supply bag N1. Since the power supply device 2 is not disconnected, the storage element control circuit 5, shift operation control circuit 6, etc. can operate, and hardware diagnosis will not be hindered.
記憶素子制御回路５のハードウェア診断が済むと、シフ
ト動作制御回路６からの診断処理中信号１３は“１“と
なる。この状態で外部より初！’Ｊ］（ｉｆ設定信号１
４を電源投入切断回路７へ加えると、電源投入切断回路
７の出力が再び“１”となって初期状態に復帰する。従
って、電源投入切断回路７の出力１５が“１”となり、
電源制御信号１１が“１”であればアンド回路８の出力
により第１の電源装置ｌが再び投入される。When the hardware diagnosis of the storage element control circuit 5 is completed, the diagnostic processing in progress signal 13 from the shift operation control circuit 6 becomes "1". First time from outside in this state! 'J] (if setting signal 1
4 is applied to the power on/off circuit 7, the output of the power on/off circuit 7 becomes "1" again and returns to the initial state. Therefore, the output 15 of the power on/off circuit 7 becomes "1",
If the power supply control signal 11 is "1", the output of the AND circuit 8 turns on the first power supply device 1 again.
以上の実施例では、電源投入切断回路７を設けたが、シ
フト動作制御回路６から取出した診断処理中信号１３を
直接にアンド回路８に入力するように構成しても良いこ
とは勿論のことである。In the above embodiment, the power on/off circuit 7 is provided, but it goes without saying that the configuration may be such that the diagnostic processing signal 13 taken out from the shift operation control circuit 6 is directly input to the AND circuit 8. It is.
以上説明したように、本発明は、記憶素子制御手段のハ
ードウェア診断がシフト動作制御手段により行なわれて
いる期間中は、第１の電源装置を切断するものであり、
従ってダイナミック型半導体記憶素子アレーのすべての
素子が活性化されるような信号がハードウェア診断に伴
って記憶素子制御手段から発生されても第１の電源装置
には負荷はかからない。このため、第１の電源装置は通
常のプロセッサからのアクセス時およびリフレッシュ動
作時のダイナミック型半導体記憶素子アレーの最大消費
電流を考慮した電流容量で充分となり、小型、低価格な
電源装置を使用することができるという効果がある。As explained above, the present invention disconnects the first power supply device during the period when the shift operation control means performs hardware diagnosis of the storage element control means,
Therefore, even if a signal for activating all the elements of the dynamic semiconductor memory element array is generated from the memory element control means in conjunction with hardware diagnosis, no load is placed on the first power supply device. Therefore, the current capacity of the first power supply device is sufficient considering the maximum current consumption of the dynamic semiconductor memory element array during access from a normal processor and refresh operation, and a small, low-cost power supply device can be used. It has the effect of being able to
第１図は本発明の実施例のブロック図および、第２図は
従来例のブロック図である。
図において、１は第１の電源装置、２は第２の電源装置
、３はダイナミック型半導体記憶素子アレー、４はレベ
ル変換回路、５は記憶素子制御回路、６はシフト動作制
御回路、７は電源投入切断回路、８はアンド回路、９は
制御部、１３は診断処理中信号である。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. In the figure, 1 is a first power supply device, 2 is a second power supply device, 3 is a dynamic semiconductor storage element array, 4 is a level conversion circuit, 5 is a storage element control circuit, 6 is a shift operation control circuit, and 7 is a 8 is an AND circuit, 9 is a control unit, and 13 is a diagnostic processing signal.
Claims (1)
ク型半導体記憶素子アレーの書込み、読出し、リフレッ
シュの各制御を行なう記憶素子制御手段と、該記憶素子
制御手段と前記ダイナミック型半導体記憶素子アレーと
の間に接続されたレベル変換手段と、前記記憶素子制御
手段のハードウェア診断の際に使用されるシフト動作制
御手段と、前記ダイナミック型半導体記憶素子アレーと
前記レベル変換手段とに電力を供給する第１の電源装置
と、前記レベル変換手段と前記記憶素子制御手段と前記
シフト動作制御手段とに電力を供給する第２の電源装置
とを備えた半導体記憶装置において、 前記シフト動作制御手段から前記記憶素子制御手段の診
断処理中信号を取出し、該診断処理中信号が診断中を示
している期間は前記第１の電源装置を切断する構成とし
たことを特徴とする半導体記憶装置。[Scope of Claims] A dynamic semiconductor memory element array, a memory element control means for controlling writing, reading, and refreshing of the dynamic semiconductor memory element array, the memory element control means, and the dynamic semiconductor memory element. Power is supplied to a level conversion means connected between the array, a shift operation control means used in hardware diagnosis of the storage element control means, and the dynamic semiconductor storage element array and the level conversion means. A semiconductor memory device comprising: a first power supply device that supplies power; and a second power supply device that supplies power to the level conversion means, the storage element control means, and the shift operation control means; A semiconductor memory device characterized in that the diagnostic processing signal of the storage element control means is extracted from the storage element control means, and the first power supply device is turned off during a period in which the diagnostic processing signal indicates that the diagnosis is being performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178908A JPH0752414B2 (en) | 1985-08-13 | 1985-08-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178908A JPH0752414B2 (en) | 1985-08-13 | 1985-08-13 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238956A true JPS6238956A (en) | 1987-02-19 |
| JPH0752414B2 JPH0752414B2 (en) | 1995-06-05 |
Family
ID=16056780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178908A Expired - Fee Related JPH0752414B2 (en) | 1985-08-13 | 1985-08-13 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752414B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298961A (en) * | 1976-02-16 | 1977-08-19 | Toshiba Corp | Circuit power source control system of semi-conductor ic element |
| JPS59124091A (en) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | Semiconductor memory |
-
1985
- 1985-08-13 JP JP60178908A patent/JPH0752414B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298961A (en) * | 1976-02-16 | 1977-08-19 | Toshiba Corp | Circuit power source control system of semi-conductor ic element |
| JPS59124091A (en) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752414B2 (en) | 1995-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI445001B (en) | Dynamic random access memory with fully independent partial array refresh function | |
| US10127969B2 (en) | Memory device command receiving and decoding methods | |
| DE112006003406B4 (en) | A system and method for providing temperature data from a memory device having a temperature sensor | |
| US6252807B1 (en) | Memory device with reduced power consumption when byte-unit accessed | |
| US5696729A (en) | Power reducing circuit for synchronous semiconductor device | |
| US20060152983A1 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| JPH01125795A (en) | Virtual type static semiconductor memory device | |
| JPS62152050A (en) | Semiconductor memory | |
| US6751159B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
| US4918650A (en) | Memory control interface apparatus | |
| JPH0390942A (en) | Control system for main storage device | |
| JPS6238956A (en) | Semiconductor storage device | |
| US20050168266A1 (en) | High voltage generating circuit and semiconductor memory device having the same | |
| JP2003317477A (en) | Semiconductor memory device | |
| JPS63244393A (en) | Storage device equipped with parallel input/output circuit | |
| US5402384A (en) | Dynamic ram | |
| JP3919847B2 (en) | Semiconductor memory device | |
| JPH01196790A (en) | Semiconductor memory device | |
| JP2011014193A (en) | Semiconductor device | |
| KR920005294B1 (en) | Chip enable signal control circuit of dual port memory device | |
| JPS63281296A (en) | Dynamic ram | |
| JPS5948891A (en) | Electronic circuit device of semiconductor circuit configuration | |
| Schlageter et al. | Two 4K static 5-V RAM's | |
| KR920000510Y1 (en) | Dram refresch circuit | |
| JPH02101692A (en) | Memory controller |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |