JPS6237760A - Interruption processing system for computer - Google Patents

Abstract

PURPOSE:To decide an I/O device that received an interruption after processing the output of a specific gate circuit, by collecting interruption requests given from an external I/O device into a single register. CONSTITUTION:An interruption request processing part in a CPU 1 contains an AND gate circuit G5 to which the output of an OR gate circuit G1 and an enable signal E4 are applied, AND gate circuits G2-G4 to which the interruption request signals T1-T3 given from other devices and enable signals E1-E3 are applied, register R2 (Y8-Y11) which store the outputs of the circuits G1-G5, AND gate circuits G6-G9 which use the output of the register R2 and the main enable signal ME as two inputs. Then an address is allocated to the register R2 and this register R2 is connected to a data bus via a line lR2. Thus the interruption requests given from external I/O devices are collected to a single register R1. A specific address is allocated to the register R1. Thus the CPU 1 processes the output of the circuit G1 and can decides an I/O device that received an interruption.

Description

【発明の詳細な説明】 従来のコンピュータシステムにおける割込処理方式は、
割込入力に特別なアドレスは割付けられておらず、周辺
機器内に存するステータスレジスタの中に割込の７ラグ
を持っているだけであった。[Detailed Description of the Invention] The interrupt processing method in the conventional computer system is as follows:
No special addresses were assigned to the interrupt inputs, just 7 lags of interrupts in status registers residing within the peripheral.

このため、中央処理装置（以下ＣＰＵと称丁）の割込入
力に数糧類の割込要求線がＯＲされて入力されている場
合、割込のプログラムの最初でどのソースからの割込か
を調べるときに、各ソースのステータスレジスタを順に
読んで判定しなければならなかった。また、ＣＰＵが割
込をマスクしていてセーリングによって処理を行う場合
についてもステータスレジスタの内容を個別的に読んで
処理することとしていた。いずれにしても、このように
いずれの周辺機器からの割込要求かを調べるためにＣＰ
Ｕはそのための処理時間を占有されることとなり、この
間他の実行処理を行うことができない。したがって、処
理時間が長くなるという問題があった。For this reason, if several interrupt request lines are ORed and input to the interrupt input of the central processing unit (hereinafter referred to as CPU), at the beginning of the interrupt program, it is difficult to determine which source the interrupt is coming from. When examining a source, the status register of each source had to be read in order to make a determination. Furthermore, even when the CPU masks interrupts and performs processing by sailing, the contents of the status register are individually read and processed. In any case, in order to find out which peripheral device the interrupt request came from, the CP
U will occupy the processing time for this, and will not be able to perform any other execution processing during this time. Therefore, there is a problem that the processing time becomes long.

したがって本発明の目的とするところは、割込要求の判
定時間を短か（することによってコンピュータの処理時
間の短縮化を図ることにある。Therefore, it is an object of the present invention to shorten the time required to determine an interrupt request, thereby shortening the processing time of a computer.

上記目的を達成するための本発明の要旨とするところは
、中央処理装置の外部に設けられた複数個の周辺機器の
割込要求信号をまとめて記憶するレジスタを用意し、こ
のレジスタにアドレスを割り付けるとともに、データバ
スと接続することによって中央処理装置にお（・て周辺
機器の割込要求の状態を一括して読むことができるよう
にしたことを特徴とするものである。The gist of the present invention to achieve the above object is to prepare a register that collectively stores interrupt request signals of a plurality of peripheral devices provided outside a central processing unit, and to assign an address to this register. It is characterized in that it is possible to read the status of interrupt requests of peripheral devices all at once by assigning them to the central processing unit and connecting them to the data bus.

以下実施例にそって図面を参照し本発明を具体的に説明
する。The present invention will be specifically described below along with examples and with reference to the drawings.

第１図は本発明の割込処理方式の要部を説明するための
ブロック線図を含む回路図である。同図に示すように中
央処理装置（ＣＰＵ）１と、これカラ伸びるデータバス
と、このデータバスに入出カラインが接続される８個の
周辺機器工１００〜工１０７と、この周辺機器の割込要
求信号をそれぞれ記憶するための８ビツトのレジスタＲ
＋（ｒ。FIG. 1 is a circuit diagram including a block diagram for explaining the main parts of the interrupt processing method of the present invention. As shown in the figure, there is a central processing unit (CPU) 1, a data bus that stretches out, eight peripheral devices 100 to 107 to which input/output lines are connected to this data bus, and interrupts of these peripheral devices. 8-bit register R for storing each request signal
+(r.

〜ｒｙ）と、このレジスタのそれぞれの出力を８人力と
するＯＲゲート回路Ｇｌ　とを有し、上記レジスタにア
ドレスを割り付け、データバスに接続するようにしてな
る。~ry) and an OR gate circuit Gl which outputs each of the registers in eight outputs, and addresses are assigned to the registers and connected to the data bus.

本発明は、上記のように、各Ｉ１０機器からの割込要求
を一本のレジスタにまとめて、このレジスタにアドレス
を割り付け、データバスと接続することとしたから、Ｃ
ＰＵは各Ｉ１０機器からの割込要求の状態を一度に読む
ことができる。また、ＣＰＵへの割込要求線にアドレス
を割り付けることによって、ＣＰＵが割込みをマスクし
ておいてツーリングによってサービスをする場合にも、
この要求線の状態を読む事によって周辺からの要求があ
るか否かをも容易に判定できるものとなる。As described above, the present invention collects interrupt requests from each I10 device into one register, assigns an address to this register, and connects it to the data bus.
The PU can read the status of interrupt requests from each I10 device at once. Also, by assigning an address to the interrupt request line to the CPU, when the CPU masks interrupts and services them by touring,
By reading the state of this request line, it can be easily determined whether there is a request from the surrounding area.

上記後者の効果を説明するための具体的回路の一例を第
２図に示した。同図は、中央処理装置１と、データバス
と、このデータバス罠入出カライン！。−２７が接続さ
れる周辺機器ｌ１００〜ｌ１０７と、このＩ１０機器の
割込要求信号が記憶される第１のレジスタＲ７（ｒ、−
ｒ７　）と、このレジスタをデータバスに接続するライ
ン、ｅや□と、このレジスタの出力が印加されるＯＲゲ
ート回路Ｇ、とかもなる。さらに、ＣＰＵ内部の割込要
求処理部分は、上記ＯＲゲート回路Ｇ、の出力とイネー
ブル信号Ｅ、が印加されるＡＮＤゲート回路回路−び、
他の機器からの割込要求信号Ｔ。FIG. 2 shows an example of a specific circuit for explaining the latter effect. The figure shows the central processing unit 1, the data bus, and this data bus trap input/output line! . -27 is connected to peripheral devices l100 to l107, and a first register R7 (r, -
r7), a line connecting this register to the data bus, e and □, and an OR gate circuit G to which the output of this register is applied. Furthermore, the interrupt request processing portion inside the CPU includes an AND gate circuit circuit to which the output of the OR gate circuit G and the enable signal E are applied;
Interrupt request signal T from another device.

〜Ｔ、とイネーブル信号Ｅ１〜Ｅ、とが印加されるＡＮ
Ｄゲート回路Ｇ！〜Ｇ、と、これらのＡＮＤゲート回路
回路−Ｇ、の出力を記憶する＠２のレジスタＲ，（ｒ、
〜ｒ１、）と、このレジスタの出力と主イネーブル信号
ＭＥを２の入力とするＡＮＤゲート回路回路−Ｇ１等を
有し、上記第２のレジスタ群にアドレスを割付けるとと
もに、ラインＪ３３□を介してデータバスに接続するも
のである。AN to which ~T, and enable signals E1~E are applied.
D gate circuit G! The register R, (r,
~ r1, ), and an AND gate circuit G1, etc., which takes the output of this register and the main enable signal ME as two inputs, and assigns an address to the second register group, and also connects the register via line J33□. and connects to the data bus.

以上のように、上記実施例では、外部のＩ１０機器から
の割込要求を一本のレジスタにまとめ、このレジスタに
特定のアドレスを割付けである。As described above, in the above embodiment, interrupt requests from external I10 devices are collected into one register, and a specific address is assigned to this register.

このため、ＣＰＵはゲート回路Ｇ、の出力を処理するサ
ービスルーチンの中でレジスタの状態を読むだけで、ど
のＩ１０機器からの割込があったかを判定できろ。また
、ＣＰＵ内部にも各割込要因のフラグを１つのレジスタ
にまとめてあり、それにアドレスを割付けであるので、
ＣＰＵが割込を使用しないで（割込をマスクしておく）
バーリングによってサービスを行う場合にも各Ｉ１０機
器等からの要求を簡単な手順によって調べることができ
るものとなる。Therefore, the CPU can determine from which I10 device an interrupt has occurred by simply reading the status of the register in the service routine that processes the output of the gate circuit G. Also, the flags for each interrupt factor are grouped into one register inside the CPU, and addresses are assigned to it, so
CPU does not use interrupts (interrupts are masked)
Even when a service is performed by barring, requests from each I10 device etc. can be checked by a simple procedure.

本発明は、多くの割込要因を持ったコンピュータに広（
利用できる。The present invention is applicable to computers with many interrupt factors (
Available.

今回面の簡単な説明 第１図は本発明の概略説明のためのブロック線図を含む
回路図、第２図は本発明の具体的実施例の一例を説明す
る゛ためのブロック線図を含む回路図である。Brief Explanation of this Presentation Figure 1 is a circuit diagram including a block diagram for a general explanation of the present invention, and Figure 2 is a block diagram for explaining an example of a specific embodiment of the present invention. It is a circuit diagram.

１・・・ＣＰＵ、工１００〜ｌ１０７・・・周辺機器、
０１〜Ｇ、・・・ゲート回路、２゜〜ぷア　、２Ｒ□。1...CPU, engineering 100-l107...peripheral equipment,
01~G,...Gate circuit, 2°~Poor, 2R□.

−ｅ３□・・・入出カライン、Ｒ，、Ｒ，・・・レジス
タ。-e3□...Input/output line, R,, R,...Register.

、−＼,-\

Claims (1)

【特許請求の範囲】[Claims] １、中央処理装置の外部に設けられ複数の割込要求信号
を記憶するレジスタを備え、上記レジスタにアドレスを
割り付けるとともに、上記中央処理装置のデータバスラ
インと上記レジスタとを接続することによって上記中央
処理装置が上記データバスラインを介して割込要求の状
態を一括して読むことができるようにしたことを特徴と
するコンピュータの割込処理方式。1. A register provided outside the central processing unit that stores a plurality of interrupt request signals is provided, and an address is assigned to the register, and the data bus line of the central processing unit and the register are connected. An interrupt processing method for a computer, characterized in that a processing device can read the states of interrupt requests all at once via the data bus line.