JPS6232856B2 - - Google Patents

Description

【発明の詳細な説明】 ＜技術分野＞ 本発明は、例えばキー入力指示装置を有する電
子装置において、キー入力装置を用いて送信した
情報を正確に電子装置側で受信できるようにした
新規な情報の送受信方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Technical Field> The present invention provides novel information that enables the electronic device to accurately receive information transmitted using the key input device, for example, in an electronic device having a key input instruction device. This relates to transmission and reception methods.

＜発明の目的＞ 本発明の目的とするところは、送受信のタイミ
ングに多少のずれが有つても、正確に送信データ
を受信できる情報の送受信方式を提供することに
ある。<Object of the Invention> An object of the present invention is to provide an information transmission/reception method that can accurately receive transmission data even if there is a slight shift in transmission/reception timing.

本発明の特徴を列記すれば次の通りである。 The features of the present invention are listed as follows.

(1) エンコードされた各キーに対応したキー入力
情報の各ビツト間に10又は01等の２ビツトの冗
長コードを挿入し、前記入力情報を直列に送信
し、前記冗長コードの検出により正確に入力情
報を受信することであり、つまり、送信側の１
ビツトの送信時間と受信側のデータのサンプリ
ングを行うタイミングが少々ずれていても、デ
ータの各ビツト間の冗長コードの検出により受
信側で正確にデータを受信できるようにするこ
とである。(1) Insert a 2-bit redundant code such as 10 or 01 between each bit of key input information corresponding to each encoded key, transmit the input information serially, and accurately detect the redundant code. It is to receive input information, that is, one of the sending side
To enable a receiving side to accurately receive data by detecting a redundant code between each bit of data even if there is a slight lag between bit transmission time and data sampling timing on the receiving side.

(2) また、一つのキー入力データの冒頭に開始信
号を挿入し、末尾に終了信号を挿入して送信す
るようにし、開始信号および終了信号は前記入
力データ情報の１ビツト期間よりも長い期間送
信することである。(2) Also, a start signal is inserted at the beginning of one key input data, and an end signal is inserted at the end, and the start signal and end signal are transmitted for a period longer than the 1-bit period of the input data information. It is to send.

(3) さらに又、キー入力情報は１また０で表わ
し、情報「０」を第１の周波数f₁に対応させ、
情報「１」を第２の周波数f₂に対応させ、赤外
線、超音波、電磁波等の搬送波fcを前記第１及
び第２の周波数f₁、f₂で変調することにより送
信を行うことである。(3) Furthermore, the key input information is expressed as 1 or 0, and information "0" is made to correspond to the first frequency f ₁ ,
Transmission is performed by making information "1" correspond to a second frequency _f2 and modulating a carrier wave fc such as infrared rays, ultrasonic waves, electromagnetic waves, etc. at the first and second frequencies _f1 and _f2 . .

本発明のさらに他の目的および特徴は以下に示
す図面の説明から明らかにされる。 Further objects and features of the present invention will become apparent from the following description of the drawings.

＜実施例＞ 第１図は本発明に係る送・受信方式を採用した
電子装置の一実施例を示す外観斜視図で、１はキ
ーボードKUおよび赤外線等の発光部LSなどを有
する送信部で、卓上計算機で構成してもよい。２
は送信部１より発光された赤外線を受光するセン
サーLRを有し、例えば、キーボードKUより入力
された情報をワイヤレスで送信し、これを受信
し、テレビジヨン受像機TV等で文字や記号など
を表示することができる。<Embodiment> FIG. 1 is an external perspective view showing an embodiment of an electronic device that employs the transmission/reception method according to the present invention. 1 is a transmitting section having a keyboard KU and a light emitting section LS such as infrared light; It may also be configured with a desktop calculator. 2
has a sensor LR that receives infrared rays emitted from the transmitter 1, and, for example, wirelessly transmits information entered from the keyboard KU, receives it, and displays characters, symbols, etc. on a television receiver, etc. can be displayed.

以下本発明の送信および受信方式のそれぞれに
ついて順を追つて説明する。 Each of the transmission and reception methods of the present invention will be explained in order below.

送信部の説明 第２図は送信部のブロツク線図を表わし、図に
於て、KUはキーボードユニツト、ECはKUより
出力されるキー入力情報信号をコード変換するエ
ンコーダ、Ｘはコード変換したデータを一時記憶
するレジスタ、Ｙは送信すべきデータを一時記憶
するレジスタ、ｙはレジスタＹの最右桁の１ビツ
ト、PRは発光部LSを駆動する駆動回路、LSは発
光ダイオード等の赤外線発光部、PCはシーケン
シヤル制御回路で、各ブロツク回路の状態に応じ
て制御信号を出力し、ブロツク全体のシステムを
予め定めた手順に従つて制御するもので、例えば
既知のROM、ROMのアドレスデコーダ、アドレ
スレジスタ、アドレス決定回路、命令選択回路、
命令解読器等から構成される。〜はPCより
出力される制御信号、所謂マイクロオーダ信号で
ある。JKはキー入力検出回路、Ｆはマイクロオ
ーダによりセツト、によりリセツトされるフ
リツプフロツプ、CG₁はクロツクジエネレータ、
C₁は第１のカウンタ、JC₁は第１のカウンタC₁の
内容が所定の値になつたことを判別する判別回
路、COはマイクロオーダによりカウントアツ
プする第２のカウンタ、JC₀は第２のカウンタ
COの内容が所定値になつたことを判別する判別
回路を表わす。Explanation of the transmitter Figure 2 shows a block diagram of the transmitter. In the diagram, KU is the keyboard unit, EC is the encoder that converts the key input information signal output from the KU, and X is the code-converted data. Y is a register that temporarily stores the data to be transmitted, y is the rightmost 1 bit of register Y, PR is a drive circuit that drives the light emitting part LS, LS is an infrared light emitting part such as a light emitting diode, etc. The PC is a sequential control circuit that outputs control signals according to the state of each block circuit and controls the entire block system according to a predetermined procedure. register, address determination circuit, instruction selection circuit,
It consists of an instruction decoder, etc. - are control signals output from the PC, so-called micro-order signals. JK is a key input detection circuit, F is a flip-flop that is set and reset by micro order, CG ₁ is a clock generator,
_C1 is the first counter, _JC1 is a discrimination circuit that determines whether the content of the first counter _C1 has reached a predetermined value, CO is a second counter that counts up by micro order, and _JC0 is the first counter. 2 counter
It represents a determination circuit that determines whether the content of CO has reached a predetermined value.

第３図は第２図の要部ブロツク図で、発光部
LSを駆動する駆動回路DRを表わす。 Figure 3 is a block diagram of the main parts of Figure 2, with the light emitting part
It represents a drive circuit DR that drives LS.

図に於て、データ信号が「０」のときは第１の
周波数f₁（例えば250KHz）で発光部LSを変調
し、「１」のときは第２の周波数f₂（例えば
500KHz）で変調するものである。すなわち発振
器OS₁は周波数f₁を出力し、発振器OS₂は周波数f₂
を出力する。DLは変調回路である。 In the figure, when the data signal is "0", the light emitting part LS is modulated at the first frequency f ₁ (e.g. 250KHz), and when it is "1", the light emitting part LS is modulated at the second frequency f ₂ (e.g.
500KHz). That is, oscillator OS ₁ outputs frequency f ₁ and oscillator OS ₂ outputs frequency f ₂
Output. DL is a modulation circuit.

第４図は第２図の動作手順を示すフローチヤー
トである。 FIG. 4 is a flowchart showing the operating procedure of FIG. 2.

以下同図に従つてその動作を説明する。まず、
ステツプn₀でキーボードユニツトKU内のキー、
例えばキー□Ａを押圧すると、エンコーダECはキ
ーＫより出力されるキー入力情報信号に基づいて
コード変換を行い、Ｘレジスタにその情報を一時
記憶する。一方、キー入力検出回路JKはキー押
圧を検出し、前記シーケンシヤル制御回路PCは
ステツプn₁でレジスタＹをリセツトし、n₂でカウ
ンタCOをリセツトする。次にステツプn₃にてマ
イクロオーダが出力され、コード変換されたデ
ータはレジスタＸに入力される。ステツプn₄でフ
リツプフロツプＦがセツトされn₅でマイクロオー
ダが出力され、レジスタＹが１ビツトシフトす
ると共にフリツプフロツプＦのセツト出力「１」
がＹレジスタに入力される。 The operation will be explained below with reference to the figure. first,
key in keyboard unit KU at step n ₀ ,
For example, when key □A is pressed, encoder EC performs code conversion based on the key input information signal output from key K, and temporarily stores the information in the X register. On the other hand, the key input detection circuit JK detects a key press, and the sequential control circuit PC resets the register Y at step _n1 and resets the counter CO at step _n2 . Next, in step _n3 , the micro-order is output, and the code-converted data is input to register X. At step _n4 , flip-flop F is set, and at step _n5 , the micro-order is output, register Y is shifted by 1 bit, and flip-flop F's set output is set to "1".
is input to the Y register.

ここで前記レジスタＸ及びＹは、第５図ａ，ｂ
にそれぞれ示される如く、ＸレジスタはX₁〜〜
X₆の６ビツトで構成され、ＹレジスタはY₁〜Y₁₈
の18ビツトと最右桁位の１ビツトｙより構成され
ている。上記の場合、フリツプフロツプＦのセツ
ト出力「１」がＹレジスタに入力されるとY₁₈は
１となる。 Here, the registers X and Y are shown in FIG.
As shown in , the X registers are X ₁ ~ ~
Consists of 6 bits of X ₆ , Y register is Y ₁ to _{Y 18}
It consists of 18 bits and 1 bit y at the rightmost digit. In the above case, when the set output "1" of flip-flop F is input to the Y register, _Y18 becomes 1.

次にステツプn₆でマイクロオーダによりフリ
ツプフロツプＦがリセツトされ、n₇でレジスタＹ
が１ビツトシフトされる。従つて、Ｙレジスタの
内容はY₁₇が「１」、その他のビツトは「０」とな
る。その後ステツプn₈でマイクロオーダ、、
が発生し、X₁の内容はＹレジスタのY₁₈に転送
される。そしてn₉でカウンタCOに１が加算さ
れ、レジスタＸの内容を１ビツト分Ｙレジスタに
転送したことを計数する。つまりＸレジスタの内
容を１ビツト分Ｙレジスタへシフトする毎にカウ
ンタCOを１カウントアツプする。ステツプn₁₀で
カウンタCOの内容が“６”になつたかどうかの
判別を行い、CO＜６であればn₁₀→n₄へ戻る。 Next, at step _n6 , the flip-flop F is reset by the micro-order, and at step _n7 , the register Y is reset.
is shifted by 1 bit. Therefore, the contents of the Y register are such that _Y17 is "1" and the other bits are "0". After that, micro order in step n ₈ ,
occurs, and the contents of X ₁ are transferred to Y register Y ₁₈ . Then, at _n9 , 1 is added to the counter CO, and it is counted that 1 bit of the contents of the register X has been transferred to the Y register. That is, each time the contents of the X register are shifted by one bit to the Y register, the counter CO is incremented by one. At step _n10 , it is determined whether the contents of the counter CO have reached "6", and if CO<6, the process returns to _n10 → _n4 .

ここで第６図を参照してＸおよびＹレジスタの
データ情報の推移について説明する。 The transition of data information in the X and Y registers will now be explained with reference to FIG.

つまり、図に示す如く、Ｘレジスタの内容、即
ち□Ａkeyのコード変換されたデータが今、011010
（X₁〜X₆）とすると、n₄n₁₀のループにより、レ
ジスタＹの内容は001101101001101001（Y₁〜
Y₁₈）となる。即ち、コード変換された６ビツトの
データの各ビツト間にそれぞれ“01”の２ビツト
が挿入されることになる。ｎn₁₀を６回繰返し
た後、ステツプn₁₀→n₁₁へ進み、マイクロオーダ
によりカウンタC₁がリセツトされ、常にクロ
ツクジエネレータCG₁より出力されるパルスを０
からカウントアツプする。ここでクロツクジエネ
レータCG₁は１μsecに１パルスを出力する。 In other words, as shown in the figure, the contents of the X register, that is, the code-converted data of □Akey are now 011010.
_{( X 1 ~ _
Y18} ). That is, two bits of "01" are inserted between each bit of the code-converted 6-bit data. After repeating nn ₁₀ six times, the process proceeds to step n ₁₀ → n ₁₁ , where the counter C ₁ is reset by the micro order and the pulse output from the clock generator CG ₁ is always set to 0.
Count up from Here, the clock generator _CG1 outputs one pulse every 1 μsec.

次にステツプn₁₂でマイクロオーダによりフ
リツプフロツプＦがセツトされ、n₁₃でＦ／Ｆの
セツト出力「１」を発光部駆動回路DRに供給す
る。駆動回路DRは前記した様に入力信号データ
が「０」のときは第１の周波数f₁でLSの発光出
力を変調し、データが「１」のときは第２の周波
数f₂で変調する。その期間、第１のカウンタC₁は
１μsec毎にカウントアツプを行い、カウンタC₁
の内容が200、即ちLSが第１の周波数f₁（たとえ
ば250KHz）で駆動され始めて200μsec経過した
後、n₁₄→n₁₅→n₁₆へ進み、第１のカウンタC₁第２
のカウンタC₀がリセツトされた後、n₁₇でマイク
ロオーダによりレジスタＹがシフトされ、Ｙレ
ジスタのY₁の内容「０」がｙに転送される。ス
テツプn₁₈でｙの内容「０」が駆動回路DRに出力
され、LSは第１の周波数f₁で駆動変調される。
第１のカウンタC₁の内容が60になるまでn₁₈→n₁₉
を繰返す。即ち、60μsec間発光部LSは第１の周
波数で駆動される。その後、ステツプn₂₀でレジ
スタＹの１ビツト分の内容が駆動回路DRに出力
されたことを計数しn₁₆n₂₁の繰返しによりレジ
スタＹの18ビツトの内容が全て送信される。その
後、n₂₂→n₂₃→n₂₄→n₂₅はn₁₁→n₁₂→n₁₃→n₁₄と同
様であるが、フリツプフロツプＦはセツトされる
ため、LSの発光出力は第２の周波数f₂で200μ
secの間駆動される。 Next, in step _n12 , the flip-flop F is set in micro order, and in step _n13 , the F/F set output "1" is supplied to the light emitting unit drive circuit DR. As described above, the drive circuit DR modulates the light emission output of the LS at the first frequency _f1 when the input signal data is "0", and modulates it at the second frequency _f2 when the data is "1". . During that period, the first counter C ₁ counts up every 1 μsec, and the first counter C ₁ counts up every 1 μsec.
When the content of is 200, that is, 200 μsec has elapsed since LS started to be driven at the first frequency f ₁ (for example, 250 KHz), the process proceeds to n ₁₄ → n ₁₅ → n ₁₆ , and the first counter C ₁ and the second
After the counter _C0 of is reset, register Y is shifted by micro-order at _n17 , and the content "0" of _Y1 of the Y register is transferred to y. At step _n18 , the content "0" of y is output to the drive circuit DR, and LS is drive-modulated at the first frequency _f1 .
n ₁₈ → n ₁₉ until the content of the first counter C ₁ reaches 60
Repeat. That is, the light emitting section LS is driven at the first frequency for 60 μsec. Thereafter, in step _n20 , it is counted that the contents of one bit of register Y have been output to the drive circuit DR, and by repeating _{n16 n21} , all the contents of 18 bits of register Y are transmitted. Then n ₂₂ → n ₂₃ → n ₂₄ → n ₂₅ is similar to n ₁₁ → n ₁₂ → n ₁₃ → n ₁₄ , but flip-flop F is set, so the light output of LS is changed to the second frequency f ₂ 200μ
Driven for sec.

第７図は、駆動回路DRに於ける発振器（OS）
出力と発光（LS）出力との変調方法を説明する
ための図であり、ここでf₁およびf₂はOS₁，OS₂の
各発振出力周波数、LS₁，LS₂はLSの各発光出力
の各波形図を示す。つまり、データ信号が「０」
のときはf₁の周波数例えば（250KHz）でLSを変
調し、その出力はLS₁となり、データ信号が
「１」のときはf₂の周波数（例えば500KHz）で
LSを変調して、その出力はLS₂となる。 Figure 7 shows the oscillator (OS) in the drive circuit DR.
This is a diagram for explaining the method of modulating the output and the light emission (LS) output, where f ₁ and f ₂ are the respective oscillation output frequencies of OS ₁ and OS ₂ , and LS ₁ and LS ₂ are the respective light emission outputs of LS. Each waveform diagram is shown. In other words, the data signal is "0"
When , the LS is modulated at the frequency of f ₁ , for example (250KHz), and the output becomes LS ₁ , and when the data signal is "1", it is modulated at the frequency of f ₂ (for example, 500KHz).
Modulate LS and its output will be LS ₂ .

第８図は□Ａキーを押したことにより送信される
赤外線等の変調周波数とその時間的な順序を示す
ものである。図に於て、キー入力データの最初
（冒頭）と最後（末尾）の200μsecのデータある
いは冗長コードと、区別するための識別コード即
ち開始信号SSと終了信号ESが挿入される。 FIG. 8 shows the modulation frequencies of infrared rays and the like transmitted by pressing the □A key and their temporal order. In the figure, the first (beginning) and last (end) 200 μsec data or redundant code of key input data, and identification codes for differentiation, ie, a start signal SS and an end signal ES, are inserted.

つまり、データの各ビツト間に“01”の冗長コ
ードを挿入することにより120μsec以上同一の周
波数が連続しないから、前記200μsecという期間
はデータあるいは冗長コードと区別することがで
き、また冗長コードにより後述する如く、受信側
でのデータのサンプリングを正確に行えるという
利点を有する。 In other words, by inserting a redundant code of "01" between each bit of data, the same frequency does not continue for more than 120 μsec, so the 200 μsec period can be distinguished from data or redundant code, and the redundant code will be explained later. This method has the advantage that data can be sampled accurately on the receiving side.

次に、本発明の方式に於ける受信部の構成およ
び動作について説明する。 Next, the configuration and operation of the receiving section in the system of the present invention will be explained.

受信部の説明 第９図は受信部のブロツク線図を表わし、PD
はフオトダイオード等の赤外線受光部、ＡはPD
の受光信号を増幅する増幅回路、INはＡより出
力される信号を復調するための復調回路であり、
第１の周波数f₁であれば「０」、第２の周波数f₂で
あれば「１」を出力する。Ｒは復調された信号の
うち、キー入力データのみを一時記憶するレジス
タで、最終的には第２図で示したＸレジスタの内
容がＲレジスタに転送されることとなる。PC₂は
シーケンシヤル制御回路で第２図に示したPC₁と
同様の回路である。CG₂はクロツクジエネレー
タ、C₂はカウンタ、JC₂はC₂の内容が90、120、
150、210になつたことを判別するジヤツジ回路を
表わす。Explanation of the receiving section Figure 9 shows the block diagram of the receiving section.
is an infrared receiver such as a photodiode, A is a PD
IN is an amplifier circuit for amplifying the received light signal of A, and IN is a demodulation circuit for demodulating the signal output from A.
If it is the first frequency f ₁ , it outputs "0", and if it is the second frequency f ₂ , it outputs "1". R is a register that temporarily stores only the key input data of the demodulated signal, and ultimately the contents of the X register shown in FIG. 2 will be transferred to the R register. PC ₂ is a sequential control circuit similar to PC ₁ shown in FIG. CG ₂ is the clock generator, C ₂ is the counter, JC ₂ is the content of C ₂ is 90, 120,
This shows the jersey circuit that determines whether the number has reached 150 or 210.

第１０図は第９図の動作手順を示すフローチヤ
ートであり、以下この手順について説明する。 FIG. 10 is a flowchart showing the operating procedure of FIG. 9, and this procedure will be explained below.

前記に於て、増幅回路Ａは第２図の発光部LS
より出力された赤外線を受光部PDにより受光
し、このとき発生する光起電流（または電圧）を
増幅し、復調回路INはその電流（電圧）変化の
周波数を検出し、その出力Siは第１の周波数であ
れば「０」となり、又第２の周波数であれば
「１」となる。今Si＝１であれば、シーケンシヤ
ル回路PC₂はこれを検出し、n₁→n₂へ進み、n₂で
マイクロオーダの発生によりカウンタC₂がリ
セツトされ、C₂はその時点で０となり、再びク
ロツクジエネレータCG₂の出力パルスをカウント
アツプする。その後、C₂＝90、即ち90μsee経過
後、n₃→n₄へ進み、n₄で、まだSi＝１であれば、
この信号は開始信号SSであると判断され、ステ
ツプn₅へ進み、n₂から230μsec経過後（なお、こ
の時点ではSi＝０と成つている）、n₆へ進み、Si
＝１となるまで、n₆n₁₁を繰返す。即ち、この
ステツプで冗長コードが０から１に変化した時点
を検出している。そして、Si＝１となればステツ
プn₇でカウンタC₂をリセツトし、n₈で90μsec経
過した後、その時点のSiをサンプリングし、レジ
スタＲに記憶させる。以上の動作でデータのうち
１ビツトをサンプリングしたことになる。サンプ
リングするタイミングは第１１図に示され、それ
以降のサンプリングは第１０図のn₆→n₁₁→n₇→
…n₁₀→n₆を６回繰返えすことにより行われる。
ステツプn₁₁は上記のごとく冗長コードの０から
１への変化時点を検出するためと、もう１つは１
データの最後の終了信号ESを検出するためのも
のであり、第１１図に示すように、復調出力Siが
０から１に変化した後、210μsecの時点でのSi＝
０であれば、受信信号は終了信号ESであると判
断し、キー入力された１データの受信を終了す
る。 In the above, the amplifier circuit A is the light emitting section LS in Fig. 2.
The photodetector PD receives the infrared rays output from the photovoltaic device PD, amplifies the photovoltaic current (or voltage) generated at this time, and the demodulation circuit IN detects the frequency of the current (voltage) change. If it is the second frequency, it will be "0", and if it is the second frequency, it will be "1". If Si = 1 now, the sequential circuit PC ₂ detects this and proceeds from n ₁ to n ₂ , and at n ₂ , the counter C ₂ is reset due to the occurrence of the micro order, and C ₂ becomes 0 at that point. Count up the output pulses of clock generator _CG2 again. After that, after C ₂ = 90, that is, 90 μsee has passed, proceed to n ₃ → n ₄ , and if Si = 1 at n ₄ ,
This signal is determined to be the start signal SS, and the process proceeds to step _n5 . After 230 μsec has passed since step _n2 (at this point, Si=0), the process proceeds to step _n6 , where Si
Repeat n ₆ n ₁₁ until =1. That is, the point in time when the redundancy code changes from 0 to 1 is detected in this step. When Si=1, the counter _C2 is reset at step _n7 , and after 90 μsec has elapsed at step _n8 , Si at that time is sampled and stored in register R. With the above operation, one bit of the data has been sampled. The timing of sampling is shown in Figure 11, and subsequent sampling is as shown in Figure 10: n ₆ → n ₁₁ → n ₇ →
...This is done by repeating n ₁₀ → n ₆ six times.
Step _n11 is for detecting the point at which the redundant code changes from 0 to 1 as described above, and the other is for detecting the point at which the redundant code changes from 0 to 1.
This is to detect the final end signal ES of data, and as shown in Figure 11, after the demodulated output Si changes from 0 to 1, Si=
If it is 0, it is determined that the received signal is the end signal ES, and reception of the key-input data is ended.

以上のように、冗長コードが０から１に変化し
た時点より90μsec後にサンプリングを行うため
第２図の送信側のクロツクジエネレータCG₁と、
受信側のクロツクジエネレータCG₂との間に発振
周波数の誤差が少しあつても、データをサンプリ
ングすることができる。 As mentioned above, in order to perform sampling 90 μsec after the redundancy code changes from 0 to 1, the clock generator CG ₁ on the transmitting side shown in FIG.
Data can be sampled even if there is a slight error in the oscillation frequency with the clock generator _CG2 on the receiving side.

今、仮に送信側が正確に60μsec毎に冗長コー
ドとを送信している場合を考えると、受信側は本
来なら冗長コードの０から１への変化時点より90
μsec後にサンプリングするが、受信側の基準発
振器の周波数が＋33％の持つ場合、１→０の変化
時点より120μsec後にサンプルする。同様に−33
％の誤差を持つ場合、０→１の時点より60μsec
後にサンプルしてしまう。従つて、受信側の誤差
が33％以下であれば正確に受信できる。 Now, if we assume that the transmitting side is transmitting the redundant code exactly every 60 μsec, the receiving side should normally send the redundant code 90 μsec from the time the redundant code changes from 0 to 1.
Sampling is performed after μsec, but if the frequency of the reference oscillator on the receiving side is +33%, sampling is performed after 120 μsec from the time of the change from 1 to 0. Similarly −33
% error, 60 μsec from 0 → 1
I'll sample it later. Therefore, if the error on the receiving side is 33% or less, accurate reception is possible.

一方、本発明方式の様に冗長コードを使用しな
い場合、受信側がデータ受信を始めると、30μ
sec後に第１のビツトをサンプリングし、その後
は60μsec毎にサンプリングする。今受信側の基
準発振器の周波数が＋10％の誤差を有する場合、
第６ビツト目で第６ビツト目のデータをサンプリ
ングすることができない。同様に−10％の誤差を
有する場合、第６ビツト目で第５ビツト目のデー
タをサンプリングしてしまう欠点があり、これに
対し、本発明による方式は誤差が蓄積されないと
いう特徴を有する。 On the other hand, when a redundant code is not used as in the method of the present invention, when the receiving side starts receiving data, the
sec, the first bit is sampled, and thereafter every 60 μsec. Now, if the frequency of the reference oscillator on the receiving side has an error of +10%,
The data of the 6th bit cannot be sampled at the 6th bit. Similarly, when there is an error of -10%, there is a drawback that the data of the 5th bit is sampled at the 6th bit.In contrast, the method according to the present invention is characterized in that no error is accumulated.

＜効 果＞ 以上詳説した如く、本発明の情報の送受信方式
によれば、情報の各ビツト間に冗長コードを挿入
することにより、受信側で正確にデータ情報を受
信することができる。<Effects> As described in detail above, according to the information transmission/reception system of the present invention, by inserting a redundant code between each bit of information, data information can be accurately received on the receiving side.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による送・受信方式を用いた電
子装置の一例を示す外観斜視図、第２図は同方式
の送信部のブロツク線図、第３図は第２図の要部
ブロツク図、第４図は第２図の動作手順を示すフ
ローチヤート、第５図はＸ及びＹレジスタのビツ
ト構成図、第６図はＸ及びＹレジスタの情報推移
図、第７図は同送信部の駆動回路に於ける変調方
法を説明するための図、第８図は変調周波数の時
間的関係を説明するための図、第９図は同方式の
受信部のブロツク線図、第１０図は第９図の動作
手順を示すフローチヤート、第１１図は同受信部
のサンプリングのタイミングを説明するための図
である。 図中、１：送信部、２：受信部、KU：キーボ
ードユニツト、EC：エンコーダ、Ｘ，Ｙ：レジ
スタ、DR：駆動回路、PC：シーケンシヤル回
路、JK：キー入力検出回路、CG：クロツクジエ
ネレータ、Ｃ：カウンタ、JC，JC₀，JC₂：判別
回路、CO：カウンタ、PD：受光部、Ａ：増幅回
路、IN：復調回路、Ｒ：レジスタ。 Fig. 1 is an external perspective view showing an example of an electronic device using the transmitting/receiving method according to the present invention, Fig. 2 is a block diagram of a transmitting section of the same method, and Fig. 3 is a block diagram of the main part of Fig. 2. , Fig. 4 is a flowchart showing the operating procedure of Fig. 2, Fig. 5 is a bit configuration diagram of the X and Y registers, Fig. 6 is an information transition diagram of the X and Y registers, and Fig. 7 is a diagram of the transmitting section. Figure 8 is a diagram for explaining the modulation method in the drive circuit, Figure 8 is a diagram for explaining the temporal relationship of modulation frequencies, Figure 9 is a block diagram of the receiving section of the same method, and Figure 10 is a diagram for explaining the temporal relationship of modulation frequencies. FIG. 9 is a flowchart showing the operating procedure, and FIG. 11 is a diagram for explaining the sampling timing of the receiving section. In the figure, 1: transmitter, 2: receiver, KU: keyboard unit, EC: encoder, X, Y: register, DR: drive circuit, PC: sequential circuit, JK: key input detection circuit, CG: clock generator. C: Counter, JC, JC ₀ , JC ₂ : Discrimination circuit, CO: Counter, PD: Photodetector, A: Amplifier circuit, IN: Demodulator circuit, R: Register.

Claims (1)

【特許請求の範囲】[Claims] １ 送信すべき情報の各データビツトの先頭位置
にそれぞれ01又は10の冗長コードを挿入して順次
直列に送信するとともに、該送信情報のうち、冗
長コードの０から１又は１から０の変化時点から
一定時間経過後に送信情報をサンプリングして受
信するようにしたことを特徴とする情報の送受信
方式。1. Insert a redundant code of 01 or 10 at the beginning of each data bit of information to be transmitted and transmit it sequentially in series, and at the same time, the time point at which the redundant code changes from 0 to 1 or from 1 to 0 in the transmitted information An information transmission and reception method characterized in that transmission information is sampled and received after a certain period of time has elapsed.