JPS6232717B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は直流電動機の制御装置に関し、特にサ
イリスタレオナード方式によるデイジタル制御に
基づく直流電動機の制御装置に関するもので、デ
イジタル処理による高精度化、応答性の良好な直
流電動機の制御装置を提供することを目的とす
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control device for a DC motor, and more particularly to a control device for a DC motor based on digital control using the thyristor Leonard system. The purpose is to provide a control device.

以下本発明の一実施例を添附された図面と共に
説明する。 An embodiment of the present invention will be described below with reference to the accompanying drawings.

第１図はシステムの概略的な全体構成を示すブ
ロツク図であり、１は三相交流電源、２は直流電
動機３を制御する三相ブリツジ構成のサイリスタ
変換部、４はこの直流電動機３の回転速度をパル
スとして検出するパルスピツクアツプ、５は三相
交流の電流検出を行う電流検出回路である。６は
制御回路部でパルスピツクアツプ４からのパルス
カウント数と電流検出回路５からの電流検出値に
基づき比較演算処理がされ、所定のタイミングで
ゲートパルス７ｇを生成しゲート増幅回路７を介
してこのゲートパルス７ｇを出力する。 FIG. 1 is a block diagram showing the general overall configuration of the system, where 1 is a three-phase AC power supply, 2 is a thyristor converter with a three-phase bridge configuration that controls the DC motor 3, and 4 is the rotation of this DC motor 3. A pulse pickup detects speed as a pulse, and 5 is a current detection circuit that detects three-phase alternating current. Reference numeral 6 is a control circuit section which performs comparison calculation processing based on the pulse count number from the pulse pickup 4 and the current detection value from the current detection circuit 5, generates a gate pulse 7g at a predetermined timing, and outputs the gate pulse 7g via the gate amplifier circuit 7. Output gate pulse 7g.

この制御回路部６の詳細を第２図に示す。基本
的な構成要素としてクロツク発振回路６１の出力
により動作する中央演算処理装置（以下CPUと
略記する）、メモリーとしてROM６３、RAM６
４を有する。ここでROM６３はシステムプログ
ラム及びテーブルを内蔵している。RAM６４は
システムパラメータ値の一時記憶場所でスタツク
エリアとして使用される。操作部としてキーボー
ド６５が設けられ、ここではシステムのスター
ト、設定値の入力、運転開始などの機能を有して
いる。６６は割込信号発生回路でCPU６２はこ
の回路６６により割込みを受けつける。これらの
割込みには３種類あり、それについては後述す
る。６７は線間電圧発生回路であり、３相の線間
電圧を０、１の信号に変換し入出力回路６８ａ及
びＩ／Ｏバス６９を介して前記CPU６２に送ら
れる。またパルスピツクアツプ４からの回転数検
出値はＦ／Ｖ変換器７０で周波数・電圧変換さ
れ、Ａ／Ｄ変換器７１でアナログ・デイジタル変
換され、入出力回路６８ｂ、Ｉ／Ｏバス６９を介
してCPU６２に送られる。また電流検出回路５
からの電流検出値は同様にＡ／Ｄ変換器７１でア
ナログ・デイジタル変換され入出力回路６８ｂ、
Ｉ／Ｏバス６９を介してCPU６２に送られる。
また、この入出力回路６８ｂには所要の設定値が
入力される。更に前記CPU６２における比較演
算処理に基づき所定のタイミングで入出力回路６
８ｃを介してゲートパルスが出力される。 Details of this control circuit section 6 are shown in FIG. The basic components include a central processing unit (hereinafter abbreviated as CPU) that operates based on the output of a clock oscillation circuit 61, ROM 63, and RAM 6 as memories.
It has 4. Here, the ROM 63 contains a system program and a table. RAM 64 is a temporary storage location for system parameter values and is used as a stack area. A keyboard 65 is provided as an operation section, and has functions such as starting the system, inputting set values, and starting operation. Reference numeral 66 denotes an interrupt signal generation circuit, through which the CPU 62 receives interrupts. There are three types of these interrupts, which will be described later. A line voltage generation circuit 67 converts the three-phase line voltage into 0 and 1 signals and sends them to the CPU 62 via the input/output circuit 68a and the I/O bus 69. The detected rotational speed value from the pulse pickup 4 is frequency/voltage converted by an F/V converter 70, analog/digital converted by an A/D converter 71, and then sent via an input/output circuit 68b and an I/O bus 69. Sent to CPU62. Also, the current detection circuit 5
The detected current value is similarly converted from analog to digital by the A/D converter 71 and sent to the input/output circuit 68b.
It is sent to the CPU 62 via the I/O bus 69.
Further, a required setting value is input to this input/output circuit 68b. Further, based on the comparison calculation processing in the CPU 62, the input/output circuit 6
A gate pulse is output via 8c.

次に前述した割込信号発生回路６６の詳細を第
３図に示す。キーボード６５からのキーイン割込
はラツチ回路６６１でラツチされてキーイン割込
信号としてCPU６２に受付けられる。また、同
期信号処理割込は、３相Ｕ、Ｖ、Ｗの相信号によ
り各交叉点より同期信号発生回路６６２で求めた
同期パルス０もしくは同期パルス１をゲート６６
３、ワンシヨツト６６４を介してCPU６２に入
力することにより行う。また、ゲート出力要求割
込は、制御角演算処理に応じて予じめセツトされ
ているタイマー値をスタート信号として、ゲート
６６８を介して同期パルス０、同期パルス１のい
ずれかをCPU６２に入力することにより行う。
上述した割込み信号の他にCPU６２はタイマ６
６５のタイムアツプパルス信号を受けつける。即
ちタイマ６６５はクロツクを分周回路６６６で分
周したパルスでカウントを開始し、タイムアツプ
時にタイマー０のタイムアツプ信号がワン・シヨ
ツト６６７を介してタイマー０のタイムアツプパ
ルス信号としてCPU６２に入力される。 Next, details of the interrupt signal generation circuit 66 mentioned above are shown in FIG. A key-in interrupt from the keyboard 65 is latched by a latch circuit 661 and accepted by the CPU 62 as a key-in interrupt signal. In addition, the synchronization signal processing interrupt generates synchronization pulse 0 or synchronization pulse 1 obtained by the synchronization signal generation circuit 662 from each intersection point using the three-phase U, V, and W phase signals at the gate 66.
3. Performed by inputting to the CPU 62 via the one shot 664. Furthermore, for the gate output request interrupt, either synchronization pulse 0 or synchronization pulse 1 is input to the CPU 62 via the gate 668 using a timer value that is preset according to the control angle calculation process as a start signal. To do this.
In addition to the interrupt signals mentioned above, the CPU 62 also uses timer 6.
65 time-up pulse signals are accepted. That is, the timer 665 starts counting with pulses obtained by frequency-dividing the clock by the frequency dividing circuit 666, and at time-up, the time-up signal of timer 0 is inputted to the CPU 62 via the one shot 667 as the time-up pulse signal of timer 0.

各回路の個別構成は上述したようであり、次に
制御角タイマー演算処理について第４図のフロー
と共に説明する。 The individual configuration of each circuit is as described above, and next, the control angle timer calculation process will be explained with reference to the flowchart of FIG. 4.

まず判断ブロツクS₁で速度制御であるか否かの
判断を行い、YESならばステツプS₂でIn＝K₁
｛（SV−IV_o）＋Σ（SV−IVn）／T₁｝を比例積分
により制御量Inを求める。ここでK₁は速度補償
ゲイン常数、SVは設定値、IVnは入力速度、T₁
は速度補償積分常数である。次に判断ブロツクS₃
でこの速度制御量Inが零より大であるかどうかの
判断を行う。零以上であれば判断ブロツクS₄でこ
の制御量Inと電流制限値CIとの比較判断を行
う。なお判断ブロツクS₃で制御量Inが零以下の時
は、ステツプS₅に示されるようにIn＝０とする。
前述した判断ブロツクS₄での判断において、制御
量Ｉ_oが電流制限値以下の時はステツプS₆でこの
制御量Ｉ_oを電流制限値とする。次にステツプS₇
でαｎ＝K₂｛（In−IIn）＋Σ（In−IIn）／T₂｝に
基づき電流補償として比例・積分を行う。ここで
K₂は電流補償ゲイン常数、T₂は電流補償積分定
数である。判断ブロツクS₈でこの出力α_oが零よ
り大であるかどうかの判断を行い、零以上であれ
ばステツプS₉でα＝αｎ／K₃として補正を行
う。ここでK₃は制御角テーブル補正常数であ
る。もし判断ブロツクS₈で零以下であればステツ
プS₁₀でα＝０とする。次にステツプS₁₁でαの逆
余弦値に相当するタイマー値ＴをＴ＝cos^-1αで
求める。このようにして、後述するように逆余弦
換算テーブルのアドレスとしてタイマー値が取り
出される。また、判断ブロツクS₁でNOと判断さ
れた時には電流制御が行われることになり、この
場合には速度補償は行われず、ステツプS₁₂で制
御量Inを設定値SVとし、直接ステツプS₇以下の
電流補償処理に入る。 First, in decision block _S1 , it is judged whether or not it is speed control, and if YES, In= _K1 in step _S2 .
The control amount In is determined by proportional integration of {(SV-IV _o )+Σ(SV-IVn)/T ₁ }. where K ₁ is the speed compensation gain constant, SV is the set value, IVn is the input speed, T ₁
is the velocity compensation integral constant. Next, judgment block S ₃
Then, it is determined whether this speed control amount In is greater than zero. If it is greater than or equal to zero, the control amount In and the current limit value CI are compared and determined in decision block _S4 . Note that when the control amount In is less than zero in judgment block _S3 , In=0 as shown in step _S5 .
In the judgment in the above-mentioned judgment block _S4 , if the control amount _Io is less than the current limit value, the control amount _Io is set as the current limit value in step _S6 . Next step S ₇
Then, proportional/integral is performed as current compensation based on αn=K ₂ {(In−IIn)+Σ(In−IIn)/T ₂ }. here
K ₂ is a current compensation gain constant, and T ₂ is a current compensation integration constant. In decision block _S8 , it is determined whether or not this output _αo is greater than zero, and if it is greater than zero, correction is performed in step _S9 as α=αn/ _K3 . Here, K ₃ is the control angle table complement normal number. If it is less than zero in decision block _S8 , then α=0 is set in step _S10 . Next, in step _S11 , a timer value T corresponding to the inverse cosine value of α is determined as T=cos ^-1 α. In this way, the timer value is extracted as the address of the arc cosine conversion table, as will be described later. Furthermore, if the decision block _S1 is NO, current control will be performed, and in this case, speed compensation will not be performed, and the control amount In will be set to the set value SV in step _S12 , and the control will be performed directly in steps _S7 and below. starts current compensation processing.

第５図Ａ，Ｂは16進表示による逆余弦換算テー
ブルであり同図Ａは下位バイト、同図Ｂは上位バ
イトを夫々示しており、これらがROM６３内に
格納されている。 FIGS. 5A and 5B are inverse cosine conversion tables expressed in hexadecimal, with A showing the lower byte and B showing the upper byte, which are stored in the ROM 63.

次に、ゲートパルスの生成について第６図Ａ乃
至Ｅの波形図と共に説明する。同図Ａは第１図に
示されるサイリスタ変換部２を構成する３相ブリ
ツジ構成のサイリスタをＵ、Ｖ、Ｗ、Ｘ、Ｙ、Ｚ
とした時の３相相電圧Ｕ、Ｖ、Ｗに対する電圧波
形を示し、同図Ｂは、３相の線間電圧Ｕ−Ｖ、Ｖ
−Ｗ、Ｗ−Ｕを正のときを１、負のときを０とし
て表わしたもので、同図Ｃは、同期信号０、同期
信号１の各パルスタイミングであり、夫々同期タ
イミング時に斜線の如く制御角の演算がなされ、
夫々他のタイマーにカウント値がセツトされるこ
とを示している。同図Ｄはタイマー０、タイマー
１が夫々T₁、T₁時間後タイムアツプしたことを
示しており、同図Ｅはタイマー０、タイマー１の
いずれかがタイムアツプした時のゲート出力パル
スタイミング示している。この場合、サイリスタ
変換部２を構成する６つのサイリスタのどのゲー
トにパルスを出力するかはタイマー０、タイマー
１のいずれのタイマーのタイムアツプ時であるか
という情報と、その時の線間電圧の０、１レベル
より判断でき、そのテーブルを第７図Ａ，Ｂに
夫々示す。同図Ａはタイマー０タイムアツプ時、
同図Ｂはタイマー１タイムアツプ時のテーブルを
夫々示しており、例えばタイマー０タイムアツプ
時であれば線間電圧Ｕ−Ｖ、Ｖ−Ｗ、Ｗ−Ｕの
０、１信号を入力し、（１、０、１）であれば、
サイリスタＷとＹのゲートをオンにすればよいこ
とを示している。タイマー１タイムアツプ時同様
にして出力ゲート信号をテーブルより参照する。 Next, generation of gate pulses will be explained with reference to waveform diagrams in FIGS. 6A to 6E. Figure A shows the three-phase bridge configuration thyristor that constitutes the thyristor converter 2 shown in Figure 1.
Figure B shows the voltage waveforms for the three-phase phase voltages U, V, and W when the three-phase line voltages U-V, V
-W and W-U are expressed as 1 when positive and 0 when negative, and C in the figure shows each pulse timing of synchronization signal 0 and synchronization signal 1, and the diagonal lines indicate the synchronization timing. The control angle is calculated,
Each indicates that a count value is set in another timer. Figure D shows that timer 0 and timer 1 time up after T ₁ and T ₁ hours, respectively, and Figure E shows the gate output pulse timing when either timer 0 or timer 1 times up. . In this case, to which gate of the six thyristors constituting the thyristor conversion unit 2 a pulse is output is determined based on the information on which timer, timer 0 or timer 1, is timed up, and the line voltage of 0 at that time. This can be determined from one level, and the tables are shown in FIGS. 7A and 7B, respectively. Figure A shows when timer 0 time up,
Figure B shows the tables when timer 1 times up. For example, when timer 0 times up, 0 and 1 signals of line voltages U-V, V-W, and W-U are input, and (1, 0, 1), then
This shows that it is only necessary to turn on the gates of thyristors W and Y. In the same way as when timer 1 times up, the output gate signal is referred to from the table.

本発明の一実施例は上述したようであり、直流
電動機の速度制御、電流制御がデイジタル制御で
可能となり、各部のパラメータをソフト処理で変
更できる。またゲート出力パルスはROMに内蔵
されたテーブルにより一定のアルゴリズムで出力
され、ゲート出力パルスのタイミングは２つのタ
イマーより制御されると共にゲート出力タイマ用
の逆余弦テーブルをROM化して使用できる。ま
た60゜毎に同期信号を形成して制御角演算のタイ
ミングとしており、制御角演算後その制御タイマ
値を２つのタイマに交互にセツトするアルゴリズ
ムを採用することによりタイミングを精度よくと
ることを可能としている。更に三相交流電圧の相
間電圧を取ることにより同期信号を形成している
ので安定した同期化を計ることができる。 One embodiment of the present invention is as described above, and the speed control and current control of the DC motor can be performed by digital control, and the parameters of each part can be changed by software processing. Furthermore, the gate output pulse is output according to a certain algorithm using a table built into the ROM, and the timing of the gate output pulse is controlled by two timers, and the inverse cosine table for the gate output timer can be converted into a ROM and used. In addition, a synchronization signal is generated every 60 degrees as the timing for control angle calculation, and by adopting an algorithm that alternately sets the control timer value to two timers after the control angle calculation, it is possible to obtain accurate timing. It is said that Furthermore, since the synchronization signal is formed by taking the phase-to-phase voltage of the three-phase AC voltage, stable synchronization can be achieved.

本発明に係る直流電動機の制御装置は上述した
ようであるため、従来装置に比べてデイジタル処
理による精度の向上及び応答性の改善をソフト処
理により容易に計ることができる。 Since the DC motor control device according to the present invention is as described above, it is possible to easily improve accuracy and responsiveness through digital processing using software processing compared to conventional devices.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る直流電動機の制御装置の
概略構成を示すブロツク図、第２図は第１図に示
される制御回路部の詳細を示すブロツク図、第３
図は第２図に示される割込信号発生回路の詳細を
示すブロツク図、第４図は本発明における制御角
タイマー演算処理を示すフロー、第５図Ａ，Ｂは
第４図に示されるフローを実行する際参照される
逆余弦換算テーブルを示す表図、第６図Ａ〜Ｅ
は、本発明におけるゲートパルスのタイミングを
説明するための波形図、第７図Ａ，Ｂは第６図に
示されるタイマー０、タイマー１の各タイムアツ
プ時の線間電圧と各サイリスタの状態を示すテー
ブルである。 ２……サイリスタ変換部、３……直流電動機、
６……制御回路、６６……割込信号発生回路、６
７……線間電圧発生回路、６６２……同期信号発
生回路、６６５……タイマ。 FIG. 1 is a block diagram showing a schematic configuration of a control device for a DC motor according to the present invention, FIG. 2 is a block diagram showing details of the control circuit shown in FIG. 1, and FIG.
The figure is a block diagram showing details of the interrupt signal generation circuit shown in Fig. 2, Fig. 4 is a flow chart showing the control angle timer calculation process in the present invention, and Figs. 5A and B are the flowcharts shown in Fig. 4. Table diagram showing the arc cosine conversion table that is referred to when executing
7A and 7B are waveform diagrams for explaining the gate pulse timing in the present invention, and FIGS. 7A and 7B show the line voltage and the state of each thyristor at each time-up of timer 0 and timer 1 shown in FIG. 6. It's a table. 2... Thyristor conversion unit, 3... DC motor,
6...Control circuit, 66...Interrupt signal generation circuit, 6
7...Line voltage generation circuit, 662...Synchronization signal generation circuit, 665...Timer.

Claims (1)

【特許請求の範囲】[Claims] １ 設定入力、回転速度検出値及び電流検出値等
の各サンプル値データを制御量として制御遅れ角
を制御回路部で演算し、この演算出力に基づくゲ
ートパルス信号により３相ブリツジ構成の変換回
路を介して直流電動機の制御を行う装置におい
て、前記制御回路部を中央演算処理装置の監視の
下で演算制御を行うデイジタル回路構成とすると
共に、前記中央演算処理装置は割込み発生回路、
線間電圧発生回路及び制御データがテーブル化さ
れて格納されている記憶部から成り、前記割込み
発生回路は３相電圧信号に同期して同期信号を発
生する同期信号発生回路と、この同期信号により
動作して前記中央演算処理装置に同期信号処理割
込みを与えるワンシヨツト回路と、前記同期信号
発生回路の同期信号を制御角演算処理に応じて予
じめセツトされているタイマー値をスタート信号
として前記中央演算処理装置に与えるとともにタ
イムアツプ信号を前記中央演算処理装置に与える
タイマーとから形成され、前記割込み発生回路の
各出力、線間電圧発生回路の線間電圧及び記憶部
の制御データとを前記中央演算処理装置で比較演
算してゲートパルス信号を生成するようにしたこ
とを特徴とする直流電動機の制御装置。1 The control circuit section calculates the control delay angle using each sample value data such as setting input, rotational speed detection value, current detection value, etc. as a control variable, and a gate pulse signal based on this calculation output is used to convert a three-phase bridge configuration conversion circuit. In the device for controlling a DC motor through a central processing unit, the control circuit section has a digital circuit configuration that performs calculation control under the supervision of a central processing unit, and the central processing unit includes an interrupt generation circuit,
The interrupt generation circuit includes a line voltage generation circuit and a storage section in which control data is stored in a tabular form. A one-shot circuit operates to provide a synchronization signal processing interrupt to the central processing unit, and a synchronization signal from the synchronization signal generation circuit is sent to the central processing unit using a preset timer value as a start signal in accordance with control angle calculation processing. and a timer that supplies a time-up signal to the central processing unit as well as a time-up signal to the central processing unit. A control device for a DC motor, characterized in that a processing device performs comparison calculations to generate a gate pulse signal.