JPS6231435B2

JPS6231435B2 -

Info

Publication number: JPS6231435B2
Application number: JP55055037A
Authority: JP
Inventors: Keiichi Kawate
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-04-25
Filing date: 1980-04-25
Publication date: 1987-07-08
Also published as: JPS56153588A

Description

【発明の詳細な説明】本発明は液晶テレビ、エレクトロ・クロミツク
デイスプレイなど平板型表示装置に使用される記
憶装置に係わり、詳しくはマスク欠陥、ゴミに起
因する歩留りの低下を付加的な補償構成を組むこ
とで改善化した記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage device used in a flat panel display device such as a liquid crystal television or an electro-chromic display. This paper relates to a storage device that has been improved by combining.

一般にハーフトーンを含む画像が表示できる例
えば積層型液晶マトリクスパネルは、1979年６月
に発刊された電子科学、第83頁〜第84頁に示され
るように公知である。 For example, a laminated liquid crystal matrix panel that can generally display images including halftones is known as shown in Denshi Kagaku, published in June 1979, pages 83 to 84.

かかる積層型液晶マトリクスパネルは、補強板
（図示しない。）の一面に第１図に示すごとき１画
素当たり１トランジスタ・１キヤパシタンスと称
される記憶装置を表示用ICアレイとして形成す
るとともに、それら上部に上記各々キヤパシタン
スの一方電極を液晶装置の反射電極として使用す
べく、シール（図示しない。）、液晶層（図示しな
い。）、透明電極（図示しない。）、前面ガラス板
（図示しない。）を順に形成したものである。しか
して、かかる積層型液晶マトリクスパネルに依れ
ば、表示用ICセル１のデータバスＢにデータバ
ス駆動回路４から出力される映像信号を供給し、
アドレスバスＡにアドレスバス駆動回路５から出
力される走査信号を供給すれば、走査信号により
MOSトランジスタ２がスイツチ・オンし、これ
により映像信号電圧がコンデンサ３に蓄えられる
ので、各コンデンサ３に蓄えられた電荷電圧をも
てば、それが電荷電圧に従つた点滅画素をパネル
上に写し出すことができ、かかる画素をマトリク
ス状にして例えば240×240画素設ければそれらパ
ネル画にはハーフトーンを含んだ画像を再生する
ことができる。 Such a laminated liquid crystal matrix panel has a display IC array formed with a memory device with one transistor and one capacitance per pixel as shown in FIG. In order to use one electrode of each of the above capacitances as a reflective electrode of a liquid crystal device, a seal (not shown), a liquid crystal layer (not shown), a transparent electrode (not shown), and a front glass plate (not shown) are installed. They were formed in this order. According to such a stacked liquid crystal matrix panel, the video signal output from the data bus drive circuit 4 is supplied to the data bus B of the display IC cell 1,
If the scanning signal output from the address bus drive circuit 5 is supplied to the address bus A, the scanning signal
The MOS transistor 2 is switched on and the video signal voltage is stored in the capacitor 3, so if each capacitor 3 has a charge voltage, it will project a blinking pixel on the panel according to the charge voltage. If such pixels are arranged in a matrix of, for example, 240×240 pixels, it is possible to reproduce images containing halftones in these panel images.

しかしながら、かかる表示装置にあつては、そ
の画素数を、解像度を考慮して、例えば240×240
（57600）として形成しているので、それらにあつ
ては画面寸法が36mm×48mm（2.4インチ相当）に
もなつてしまい、上記表示装置を形成するにあつ
ては、少なくとも2.4インチ相当の記憶装置を形
成しなければならず、それゆえ上記2.4インチ相
当の記憶装置を形成するにあつては、75mm径のウ
エーハをもつても１個のメモリチツプしか製造で
きない勘定になり、それらメモリセルを形成する
にあつては、１ウエーハに対して、100％近い歩
留りを達成しなければ上記記憶装置の値段はたい
へん高価なものとなつてしまう。 However, in the case of such a display device, the number of pixels must be set to 240 x 240, for example, in consideration of the resolution.
(57600), the screen dimensions for these devices are 36 mm x 48 mm (equivalent to 2.4 inches), and when forming the above display device, a storage device equivalent to at least 2.4 inches is required. Therefore, in order to form a memory device equivalent to 2.4 inches, only one memory chip can be manufactured even with a 75 mm diameter wafer, and it is necessary to form these memory cells. In this case, unless a yield of nearly 100% is achieved for one wafer, the price of the storage device becomes very high.

一般に第１図に示す記憶装置にあつては各メモ
リセル１は、１個のMOSトランジスタ２と、１
個のコンデンサ３とをデータバスＢと基準電位点
（アース）との間に直列接続し、トランジスタ２
のゲートをアドレスバスＡに接続することで構成
しているが、例えばバスＡ，Ｂのうち、片側また
は両側が断線したり、バスＡ，Ｂが他の配線と短
絡したり、あるいは、それらバスＡ，Ｂが基板と
の間において短絡したりすると、このバスに関与
するメモリセル１はすべて動作不能となり、多数
の画素が動作しなくなる。 Generally, in the memory device shown in FIG. 1, each memory cell 1 includes one MOS transistor 2 and one MOS transistor 2.
A capacitor 3 is connected in series between the data bus B and a reference potential point (earth), and a transistor 2
However, for example, if one or both of buses A and B are disconnected, buses A and B are short-circuited with other wiring, or those buses If A and B are short-circuited with the substrate, all of the memory cells 1 involved in this bus become inoperable, and a large number of pixels become inoperable.

つまり、上記データバスＢ、アドレスバスＡ
は、何らかの原因によりマスク欠陥が生じたり、
製造プロセス間においてゴミが混入したりする
と、短絡、断線が発生してしまう。ここで例えば
液晶の画素数をそれぞれ300ミクロンピツチ配置
として256×256アレイ配置とし、またデータバス
Ｂを５ミクロン幅のN⁺拡散配線とし、またアド
レスバスＡを５ミクロン幅のアルミニウム配線と
すると、データ、アドレス両バスにおける歩留り
はLSIの歩留りを導き出す式に照して次のように
することができる。 In other words, the above data bus B, address bus A
If a mask defect occurs due to some reason,
If dust gets mixed in during the manufacturing process, short circuits and disconnections will occur. For example, if the number of liquid crystal pixels is arranged in a 256 x 256 array with a pitch of 300 microns each, the data bus B is a 5 micron wide N ⁺ diffusion wiring, and the address bus A is a 5 micron wide aluminum wiring. The yield for both data and address buses can be calculated as follows based on the formula for deriving the yield of LSI.

すなわち、LSIの歩留りＹは一般に次式で表わ
される。 That is, the yield Y of LSI is generally expressed by the following equation.

Ｙ＝exp（−Ｄ_A・Ａ）………“面”の場合Ｙ＝exp（−Ｄ_l・ｌ）………“線”の場合ここで、Ｄ_A：欠陥面密度Ｄ_l：欠陥線密度Ａ：面積規模ｌ：線長規模したがつて、５ミクロン幅のN⁺拡散層のＤ_l
は、Ｄ_l≒5.68×10^-5（１／mm）また、５ミクロン幅のアルミニウム配線層のＤ
_lは、Ｄ_l≒7.97×10^-5（１／mm）である。Y=exp(-D _A・A)……For “plane” Y=exp(−D _l・l)……For “line” Here, D _A : Defect surface density D _l : Defect line Density A: Area scale l: Line length scale Therefore, 5 micron wide N ⁺ D _l of the diffused layer
is D _l ≒5.68×10 ^-5 (1/mm) Also, D of the aluminum wiring layer with a width of 5 microns is
_l is D _l ≒7.97×10 ⁻⁵ (1/mm).

したがつて、従来構成に従うアドレスバスの歩
留りｙ_pは、ｙ_p＝exp（−7.97×10^-5×256×0.3） ≒0.986………バス１本（256×0.3mm当たり。）となり、256本のアドレスバスがすべて良品であ
るためには、Ｙ_p＝〔ｙ_O〕²⁵⁶ ≒0.03 となる。 Therefore, the yield y _p of the address bus according to the conventional configuration is y _p = exp (-7.97×10 ^-5 ×256×0.3) ≒0.986……1 bus (per 256×0.3 mm), 256 In order for all address buses of the book to be of good quality, Y _p = [y _O ] ²⁵⁶ ≒0.03.

また、従来構成に従うデータバスの歩留りｙ_p
は、ｙ_p＝exp（−5.68×10^-5×256×0.3） ≒0.99 Ｙ_p＝〔ｙ_p〕²⁵⁶ ≒0.073 であり、したがつて、従来構成に従う全バス配線
の歩留りＹ_O ^Tは、Ｙ_p ^T＝0.03×0.073 ≒0.0022（0.22％）となる。 Also, the yield of the data bus according to the conventional configuration y _p
is y _p = exp (−5.68×10 ^-5 ×256×0.3) ≒0.99 Y _p = [y _p ] ²⁵⁶ ≒0.073, and therefore, the yield Y _O ^T of all bus wiring according to the conventional configuration is: Y _p ^T =0.03×0.073 ≒0.0022 (0.22%).

したがつて、以上の計算式、結果から理解でき
るように、従来構成による記憶装置は歩留りが
0.22％となつてしまつてその値はあまりにも低
く、製品の価格は非常に高いものとなつてしまつ
ていた。 Therefore, as can be understood from the above calculation formulas and results, storage devices with conventional configurations have low yields.
The value was 0.22%, which was too low and the price of the product became extremely high.

そこで最近では、マスク欠陥により、あるいは
製造プロセス中に混入するゴミにより起生する歩
留りの低下を防止する目的で、第２図に示すよう
な記憶装置が考えられている。これはアドレスバ
ス、データバスそれぞれを１個のメモリセルに対
し２本として対をなすように形成するとともに、
対をなす各アドレスバスＡ，ａの両端部にアルミ
ニウム配線を細くする等の方法により、レーザ光
線等で溶断可能な合計４箇所のヒユーズ部６，
７，８，９を形成し、図中左端部に位置する各ヒ
ユーズ部６，８の一端どおしおよび図中右端部に
位置する各ヒユーズ部７，９の一端どおしをそれ
ぞれ短絡して、一対のアドレスバスＡ，ａによる
各閉ループを形成し、同様に対をなす各データバ
スＢ，ｂについても合計４箇所のヒユーズ部１
０，１１，１２，１３を形成しさらに各閉ループ
を形成するようにしたものである。そして上記ア
ドレスバスＡ，ａによる各閉ループには前記アド
レスバス駆動回路５から出力さる走査信号が供給
され、データバスＢ，ｂによる各閉ループには前
記データバス駆動回路４から出力される映像信号
が供給される。またマトリクス状にして配置され
た上記アドレスバスＡ，ａとデータバスＢ，ｂの
各交点には、メモリセル２０がそれぞれ形成され
る。これら各メモリセル２０は４個のMOSトラ
ンジスタ２１，２２，２３，２４を持ち、このう
ち２個のトランジスタ２１，２２のゲート電極は
上記一対のアドレスバスのうちの一方のバスＡに
接続され、残りの２個のトランジスタ２３，２４
のゲート電極は他方のバスａに接続される。さら
に２個のトランジスタ２１，２３のソース電極は
上記一対のデータバスのうちの一方のバスＢに接
続され、残りの２個のトランジスタ２２，２４の
ソース電極は他方のバスｂに接続される。また上
記４個のトランジスタ２１，２２，２３，２４の
ドレイン電極は共通接続され、このドレイン電極
共通接続点と基準電位点（アース）との間には電
荷蓄積用のコンデンサ２５が形成される。 Therefore, recently, a memory device as shown in FIG. 2 has been considered in order to prevent a decrease in yield caused by mask defects or dust mixed in during the manufacturing process. This is done by forming two address buses and two data buses for each memory cell so that they form a pair.
A total of four fuse portions 6, which can be fused with a laser beam, etc., are provided at both ends of each pair of address buses A, a by making thin aluminum wiring, etc.
7, 8, and 9, and short-circuit one end of each fuse part 6, 8 located at the left end in the figure and one end of each fuse part 7, 9 located at the right end in the figure, respectively. Each closed loop is formed by a pair of address buses A, a, and similarly, a total of four fuse portions 1 are connected to each pair of data buses B, b.
0, 11, 12, and 13, and each closed loop is further formed. A scanning signal output from the address bus drive circuit 5 is supplied to each closed loop formed by the address buses A and a, and a video signal outputted from the data bus drive circuit 4 is supplied to each closed loop formed by the data buses B and b. Supplied. Furthermore, memory cells 20 are formed at each intersection of the address buses A, a and the data buses B, b, which are arranged in a matrix. Each of these memory cells 20 has four MOS transistors 21, 22, 23, 24, and the gate electrodes of two of these transistors 21, 22 are connected to one bus A of the pair of address buses, The remaining two transistors 23 and 24
The gate electrode of is connected to the other bus a. Furthermore, the source electrodes of the two transistors 21 and 23 are connected to one bus B of the pair of data buses, and the source electrodes of the remaining two transistors 22 and 24 are connected to the other bus b. The drain electrodes of the four transistors 21, 22, 23, and 24 are commonly connected, and a charge storage capacitor 25 is formed between the common connection point of the drain electrodes and a reference potential point (earth).

しかして、第２図に示される記憶装置によれ
ば、マスク欠陥、あるいは製造プロセス中に混入
するゴミにより、任意のアドレスバスＡ，ａある
いは任意のデータバスＢ，ｂにおいて短絡、断線
が発生してもこれによる不良部分は次のようにし
て取り除かれる。 According to the storage device shown in FIG. 2, short circuits or disconnections can occur in any address bus A, a or any data bus B, b due to mask defects or dust mixed in during the manufacturing process. However, the defective parts caused by this can be removed as follows.

すなわち、各アドレスバスＡ，ａおよび各デー
タバスＢ，ｂにつき断線、他の配線との短絡、基
板との間の短絡の有無を検出し、これらのうちの
いずれか一つの故障が発生しているバスの両端部
に形成されている一対のヒユーズ部６と７あるい
は８と９あるいは１０と１１あるいは１２と１３
を溶断することにより、故障が発生しているバス
が取り除かれる。 That is, each address bus A, a and each data bus B, b is detected for disconnection, short-circuiting with other wiring, or short-circuiting with the board, and detects whether a failure has occurred in any one of these. A pair of fuse parts 6 and 7, or 8 and 9, or 10 and 11, or 12 and 13 formed at both ends of the bus.
By fusing the bus, the faulty bus is removed.

ここで上記装置における歩留りを計算してみ
る。なお、条件としては第１図の場合と同様にメ
モリセルの数を256×256とし、それらを300ミク
ロンピツチにして配置し、アドレスバスＡ，ａを
５ミクロン幅のアルミニウム配線とし、またデー
タバスＢ，ｂを５ミクロン幅のN⁺拡散配線とす
る。 Let us now calculate the yield in the above device. The conditions are as in the case of Figure 1, the number of memory cells is 256 x 256, they are arranged at a pitch of 300 microns, the address buses A and a are aluminum wiring with a width of 5 microns, and the data bus Let B and b be N ⁺ diffusion wiring with a width of 5 microns.

先ず一本のデータバスの歩留りｙ_pは第１図の
場合と同様に0.986であり、これが対となつた場
合、どちらか一本が良品であるときの歩留りｙ_AN
は、ｙ_AN＝１−（１−0.986）²≒0.9998 となり、256対の各アドレスバス対のうちいずれ
か一方がすべて良品であるときの歩留りＹ_ANは、Ｙ_AN＝〔ｙ_AN〕²⁵⁶ ≒0.95 となる。 First, the yield y _p of one data bus is 0.986 as in the case of Figure 1, and when these are paired, the yield when one of them is a good product is y _AN
is y _AN =1-(1-0.986) ² ≒0.9998, and the yield Y _AN when any one of the 256 address bus pairs is good is Y _AN = [y _AN ] ²⁵⁶ ≒ It becomes 0.95.

一方、同様の計算をデータバスについて行なう
と、ｙ_DN＝１−（１−0.99）²≒0.9999 となり、256対の各データバス対のうちいずれか
一方がすべて良品であるときの歩留りＹ_DNは、Ｙ_DN＝〔ｙ_DN〕²⁵⁶ ≒0.975 となる。 On the other hand, if a similar calculation is performed for the data bus, y _DN =1-(1-0.99) ² ≒0.9999, and the yield Y _DN when one of the 256 data bus pairs is all non-defective is , Y _DN = [y _DN ] ²⁵⁶ ≒0.975.

したがつて、全バス配線の歩留りＹ_N ^Tは、Ｙ_N ^T＝0.95×0.975 ≒0.926 となる。 Therefore, the yield _YNT of all bus wiring is _YNT =0.95× ^{0.975≈0.926} ^.

したがつて、第２図に示される記憶装置の歩留
りは、第１図に示す従来装置の0.22％に対して
92.6％にも達し、その差は一目瞭然である。 Therefore, the yield of the storage device shown in FIG. 2 is 0.22% compared to the conventional device shown in FIG.
It reached 92.6%, and the difference is obvious at a glance.

しかしながら、第２図に示される記憶装置にお
いて、例えばアドレスバスA₁のα点に故障が発
生し、ヒユーズ部６，７が溶断されると、このア
ドレスバスA₁の信号が供給されるべき横一列の
各メモリセル２０におけるトランジスタ２１，２
２には走査信号が印加され得なくなり動作不可能
となるが、この両トランジスタ２１，２２のゲー
ト電極はフローテイング状態になる。上記ゲート
電極がフローテイング状態になると、これらトラ
ンジスタ２１，２２には不安定なチヤンネルリー
ク電流が生じるため、この結果、トランジスタ２
１，２２が動作不可能となつているメモリセル２
０の各コンデンサ２５の電位が不安定になり、再
生画像の一部がちらつく等の画質低下が発生す
る。 However, in the storage device shown in FIG. 2, if a failure occurs at the α point of the address bus A ₁ and the fuses 6 and 7 are blown, the signal of the address bus A ₁ is transferred to the side that should be supplied. Transistors 21, 2 in each memory cell 20 in a row
No scanning signal can be applied to transistor 2, making it inoperable, but the gate electrodes of both transistors 21 and 22 are in a floating state. When the gate electrode is in a floating state, unstable channel leakage current occurs in these transistors 21 and 22, and as a result, the transistor 2
Memory cell 2 where 1 and 22 are inoperable
The potential of each capacitor 25 of 0 becomes unstable, resulting in deterioration in image quality such as flickering of a part of the reproduced image.

本発明は上記欠点に鑑みて考えだされた記憶装
置に関するものであり、その目的とするところ
は、マスク欠陥により、あるいは製造プロセス中
に混入するゴミにより起生する歩留りの低下を防
止することができるとともに、平板型表示装置に
使用した場合の再生画像の画質低下を防止するこ
とができる記憶装置を提供することにある。 The present invention relates to a storage device devised in view of the above drawbacks, and its purpose is to prevent a decrease in yield caused by mask defects or dust mixed in during the manufacturing process. It is an object of the present invention to provide a storage device that can be used in a flat panel display device and that can prevent deterioration in the quality of reproduced images when used in a flat panel display device.

以下図面を参照して本発明の一実施例を説明す
る。第３図はこの発明の一実施例を示すものであ
り、第２図に示されるものと対応する箇所には同
一符号を付してその説明は省略する。第３図に示
される記憶装置では、前記対をなす各アドレスバ
スＡ，ａの両端部に形成された４箇所のヒユーズ
部６，７，８，９のそれぞれ前記短絡されていな
い側と接地電位点との間にダイオード２６，２
７，２８，２９を形成したものであり、これら各
ダイオード２６，２７，２８，２９は前記アドレ
スバス駆動回路５から出力される走査信号に対し
て逆バイアス状態となるように、すなわちアノー
ドが接地電位点側となるように形成されている。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows an embodiment of the present invention, and parts corresponding to those shown in FIG. 2 are designated by the same reference numerals, and the explanation thereof will be omitted. In the storage device shown in FIG. 3, each of the four fuse portions 6, 7, 8, and 9 formed at both ends of each of the pair of address buses A, a has a ground potential with respect to the non-shorted side. A diode 26,2 is connected between the point
These diodes 26, 27, 28, 29 are arranged in a reverse bias state with respect to the scanning signal output from the address bus drive circuit 5, that is, their anodes are connected to the ground. It is formed to be on the potential point side.

このような構成において、いまアドレスバス
A₁のα点に故障が発生し、ヒユーズ部６，７が
溶断されても、このアドレスバスA₁に接続され
ているトランジスタのゲート電極はダイオード２
６あるいは２７によつて基準電位に保持される。
したがつて、第２図に示される記憶装置のように
トランジスタ２１，２２のゲート電極はフローテ
イング状態とはならず、再生画像の一部がちらつ
く等の画質低下は発生しない。 In such a configuration, the address bus
Even if a failure occurs at the α point of A ₁ and the fuses 6 and 7 are blown, the gate electrode of the transistor connected to this address bus A ₁ is connected to the diode 2.
6 or 27 to maintain the reference potential.
Therefore, unlike the memory device shown in FIG. 2, the gate electrodes of the transistors 21 and 22 are not in a floating state, and deterioration in image quality such as flickering of a part of the reproduced image does not occur.

一方、走査信号を各メモリセルに供給する、故
障が発生していない方のアドレスバスa₁も一対の
ダイオード２８，２９によつて基準電位点に接続
されるが、両ダイオード２８，２９は走査信号に
対して逆バイアス状態となり、高インピーダンス
素子として作用するために影響はない。 On the other hand, the non-faulty address bus _a1 , which supplies scanning signals to each memory cell, is also connected to the reference potential point by a pair of diodes 28 and 29; It is in a reverse bias state with respect to the signal and acts as a high impedance element, so there is no effect.

第４図は上記各ダイオード２６，２７，２８，
２９の具体的な構成を示す断面図である。各ダイ
オード２６，２７，２８，２９は図示するように
Ｐ型導電型の基板３０と、この基板３０の表面領
域に形成されるN⁺型導電型の半導体領域３１と
から構成される。なお、３２はアドレスバスＡ，
ａを構成するアルミニウム配線である。 FIG. 4 shows each of the diodes 26, 27, 28,
29 is a cross-sectional view showing a specific configuration of No. 29. As shown, each of the diodes 26, 27, 28, and 29 is composed of a P-type conductivity type substrate 30 and an N ⁺ type conductivity type semiconductor region 31 formed in the surface region of this substrate 30. In addition, 32 is an address bus A,
This is an aluminum wiring that constitutes a.

第５図は本発明の他の実施例の回路構成図であ
り、一つのメモリセル部分のみが示されている。
上記第３図に示される実施例回路では１本のアド
レスバスＡ，ａに対してそれぞれ２個のダイオー
ドを形成する場合について説明したが、これはア
ドレスバスＡ，ａおよびデータバスＢ，ｂをとも
にアルミニウム配線によつて形成し、データバス
Ｂ，ｂと交差する部分のアドレスバスＡ，ａを基
板と反対導電型の拡散領域によつて形成するいわ
ゆるクロスアンダー構造とすることによつて、図
示するように各メモリセル２０の四隅に合計４個
のダイオード４１，４２，４３，４４を形成する
ようにしたものである。なお、第６図は上記クロ
スアンダー部分を示す平面図であり、５１はアル
ミニウム配線によるアドレスバス、５２はアルミ
ニウム配線によるデータバス、５３はＰ型導電型
の基板、５４はN⁺型導電型の拡散領域、５５は
アドレスバス５１と拡散領域５４とを接続するコ
ンタクトホールである。 FIG. 5 is a circuit diagram of another embodiment of the present invention, in which only one memory cell portion is shown.
In the example circuit shown in FIG. 3 above, the case where two diodes are formed for one address bus A, a has been explained. By using a so-called cross-under structure in which the address buses A and a, which intersect with the data buses B and b, are formed by diffusion regions of the opposite conductivity type to the substrate, both are formed of aluminum wiring, as shown in the figure. A total of four diodes 41, 42, 43, and 44 are formed at the four corners of each memory cell 20 so that the diodes 41, 42, 43, and 44 are formed at the four corners of each memory cell 20. In addition, FIG. 6 is a plan view showing the above-mentioned cross-under part, and 51 is an address bus made of aluminum wiring, 52 is a data bus made of aluminum wiring, 53 is a P type conductivity type substrate, and 54 is an N ⁺ type conductivity type substrate. A diffusion region 55 is a contact hole connecting the address bus 51 and the diffusion region 54.

第７図は上記第３図および第５図に示される記
憶装置の各メモリセル２０内に形成されるMOS
トランジスタ２１，２２，２３，２４の電圧（Ｖ
_D）−電流（Ｉ_D）特性図であり、それぞれゲート
電圧を２、３、４、５、６（Ｖ）に設定したとき
のものが示されている。これに対して第８図は上
記と同じMOSトランジスタをゲート電極をフロ
ーテイング状態としたときの電圧−電流特性図で
ある。第７図および第８図から明らかなように、
ゲート電極をフローテイング状態としたときに
は、ゲート電圧を6V以上加えたときと同程度の
ドレイン電流が流れる。 FIG. 7 shows a MOS formed in each memory cell 20 of the memory device shown in FIGS. 3 and 5 above.
The voltage of transistors 21, 22, 23, 24 (V
_D )-current (I _D ) characteristic diagram, showing the results when the gate voltage was set to 2, 3, 4, 5, and 6 (V), respectively. On the other hand, FIG. 8 is a voltage-current characteristic diagram of the same MOS transistor as above when the gate electrode is in a floating state. As is clear from Figures 7 and 8,
When the gate electrode is in a floating state, the same drain current flows as when a gate voltage of 6V or more is applied.

第９図はゲート電極がフローテイング状態とな
つているＰ型導電型の基板上に形成されている
MOSトランジスタのゲート電極に、10μｍ×10
μｍのN⁺型拡散層を接続した場合の電圧−電流
特性図である。この第９図から明らかなように、
フローテイング状態となつているゲート電極に基
板と拡散層からなるダイオードを接続すると、ド
レイン電流はほとんど流れないことがわかる。 Figure 9 shows a gate electrode formed on a P-type conductivity type substrate in a floating state.
10 μm x 10 for the gate electrode of the MOS transistor
It is a voltage-current characteristic diagram when N ⁺ type diffusion layers of μm are connected. As is clear from this Figure 9,
It can be seen that when a diode consisting of a substrate and a diffusion layer is connected to a floating gate electrode, almost no drain current flows.

なお、本発明は上記実施例に限定されるもので
はなく、たとえばヒユーズ部は１本のアドレスバ
スに対してそれぞれ２箇所に形成する場合につい
て説明したが、これは２箇所以上形成してもよ
い。また各メモリセルにはそれぞれ４個のMOS
トランジスタを形成する場合について説明した
が、これは４個に限定されるものではなく２個以
上であればよい。しかしながら上記MOSトラン
ジスタの数が多い方が“メモリ不良”となるケー
スは少ない。 It should be noted that the present invention is not limited to the above-mentioned embodiments; for example, although the fuse portions are formed in two locations for one address bus, they may be formed in two or more locations. . In addition, each memory cell has four MOS
Although the case where transistors are formed has been described, the number is not limited to four, but may be two or more. However, when the number of MOS transistors is large, there are fewer cases where "memory failure" occurs.

以上、説明したように本発明によれば、マスク
欠陥により、あるいは製造プロセス中に混入する
ゴミにより起生する歩留りの低下を防止すること
ができるとともに、平板型表示装置に使用した場
合の再生画像の画質低下を防止することができる
記憶装置が提供できる。 As described above, according to the present invention, it is possible to prevent a decrease in yield caused by mask defects or dust mixed in during the manufacturing process, and to reproduce reproduced images when used in a flat panel display device. It is possible to provide a storage device that can prevent deterioration in image quality.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の記憶装置の回路構成図、第２図
は製造歩留りの向上を図つた記憶装置の回路構成
図、第３図は本発明の一実施例の回路構成図、第
４図は上記第３図に示す実施例回路の一部の断面
図、第５図は本発明の他の実施例の回路構成図、
第６図は上記第５図に示す実施例回路の一部の平
面図、第７図、第８図、第９図はそれぞれ本発明
を説明するための特性図である。６〜１３……ヒユーズ部、２０……メモリセ
ル、２１〜２４……MOSトランジスタ、２５…
…コンデンサ、２６〜２９，４１〜４４……ダイ
オード、３０，５３……Ｐ型導電型の基板、３１
……N⁺型導電型の半導体領域、３２……アルミ
ニウム配線、５１……アドレスバス、５２……デ
ータバス、５４……N⁺型導電型の拡散領域、５
５……コンタクトホール。 FIG. 1 is a circuit diagram of a conventional memory device, FIG. 2 is a circuit diagram of a memory device designed to improve manufacturing yield, FIG. 3 is a circuit diagram of an embodiment of the present invention, and FIG. 4 is a circuit diagram of a conventional memory device. A cross-sectional view of a part of the embodiment circuit shown in FIG. 3, FIG. 5 is a circuit configuration diagram of another embodiment of the present invention,
FIG. 6 is a plan view of a part of the embodiment circuit shown in FIG. 5, and FIGS. 7, 8, and 9 are characteristic diagrams for explaining the present invention. 6-13...fuse part, 20...memory cell, 21-24...MOS transistor, 25...
... Capacitor, 26-29, 41-44 ... Diode, 30, 53 ... P-type conductivity type substrate, 31
...Semiconductor region of N ⁺ type conductivity type, 32...Aluminum wiring, 51...Address bus, 52...Data bus, 54...Diffusion region of N ⁺ type conductivity type, 5
5...Contact hole.

Claims

【特許請求の範囲】１複数のメモリセルと、上記複数の各メモリセ
ルにアドレス信号、データを供給する一対のアド
レスバスおよびデータバスと、上記複数の各メモ
リセル内にそれぞれ形成されゲート電極が上記一
対のいずれか一方のアドレスバスに接続されると
ともにソース電極が上記一対のいずれか一方のデ
ータバスに接続されさらにドレイン電極が共通接
続された複数のトランジスタと、上記複数の各メ
モリセル内において上記複数のトランジスタのド
レイン電極共通接続点と基準電位点との間に形成
されるコンデンサと、上記一対の各アドレスバス
の途中の少なくとも二箇所それぞれに形成される
ヒユーズ部と、上記二箇所のヒユーズ部ではさま
れた上記一対の各アドレスバスの少なくとも一部
と基準電位点との間に形成される高インピーダン
ス素子とを具備したことを特徴とする記憶装置。２上記高インピーダンス素子は逆バイアスされ
るPN接合素子である特許請求の範囲第１項記載
の記憶装置。３上記PN接合素子は一方導電型の基体と、こ
の基体の一部表面領域に形成され上記一対のアド
レスバスの一部を構成する他方導電型の拡散領域
とから構成される特許請求の範囲第２項に記載の
記憶装置。[Scope of Claims] 1 A plurality of memory cells, a pair of address buses and data buses that supply address signals and data to each of the plurality of memory cells, and a gate electrode formed in each of the plurality of memory cells, respectively. a plurality of transistors connected to one of the address buses of the pair, source electrodes connected to one of the data buses of the pair, and drain electrodes connected in common; and in each of the plurality of memory cells. A capacitor formed between a common connection point of the drain electrodes of the plurality of transistors and a reference potential point, a fuse section formed at at least two locations in the middle of each of the pair of address buses, and a fuse section at the two locations. 1. A storage device comprising: a high impedance element formed between at least a part of each of the pair of address buses sandwiched by a reference potential point; 2. The storage device according to claim 1, wherein the high impedance element is a reverse biased PN junction element. 3. The above-mentioned PN junction element is composed of a base of one conductivity type and a diffusion region of the other conductivity type formed on a part of the surface area of this base and forming a part of the pair of address buses. The storage device according to item 2.