JPS62298834A - 高速デ−タ処理装置 - Google Patents
高速デ−タ処理装置Info
- Publication number
- JPS62298834A JPS62298834A JP61143291A JP14329186A JPS62298834A JP S62298834 A JPS62298834 A JP S62298834A JP 61143291 A JP61143291 A JP 61143291A JP 14329186 A JP14329186 A JP 14329186A JP S62298834 A JPS62298834 A JP S62298834A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- alu
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
産業上の利用分野
2 べ−1
本発明は、工業用テレビカメラを使って視覚認識をする
場合の画像メモリのように大量のデータを高速に処理す
る場合に使われる高速データ処理装置に関するものであ
る。、 従来の技術 近年、半導体技術の進歩に伴いICメモリの集積度は飛
躍的に向」ニし、従来はコスト的な制約から実用化が阻
害されていた大容量の画像メモリを使った処理装置が工
場の設備等身近な例として導入され始めている。
場合の画像メモリのように大量のデータを高速に処理す
る場合に使われる高速データ処理装置に関するものであ
る。、 従来の技術 近年、半導体技術の進歩に伴いICメモリの集積度は飛
躍的に向」ニし、従来はコスト的な制約から実用化が阻
害されていた大容量の画像メモリを使った処理装置が工
場の設備等身近な例として導入され始めている。
以下図面を参照しながら、上述した従来のデータ処理装
置の一例について説明する。
置の一例について説明する。
第4図は従来の画像データ処理を行なうためのデータ処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
第4図において1はマイクロプログラム回路を制御する
ためのシーケンサ、2はシーケンサ1から出力されるア
ドレス情報から所定の命令を取り出すマイクロコードR
OM、3はマイクロコードROM 2から出力される多
数ピットの命令の同期をとるためのパイプラインレジス
タである。4は3 ヘ一/ 演算を行なうための演算素子(以下ALUと記す)、6
はALU4から出力されるデータをアドレス情報として
保持するためのアドレスラッチ回路である。6は演算結
果などを一時退避するためのメモリ、7は画像情報を保
持するフレームメモリである。8は対象物を撮像するた
めの撮像装置、9は撮像装置8から出力される映像信号
をデジタル信号に変換するA/D変換回路、10はフレ
ームメモリ7に保持されているデジタル信号をアナログ
の映像信号に変換するためのD/A変換回路、11はD
/A変換回路10から出力される映像信号をモニタする
ためのモニタTVである。
ためのシーケンサ、2はシーケンサ1から出力されるア
ドレス情報から所定の命令を取り出すマイクロコードR
OM、3はマイクロコードROM 2から出力される多
数ピットの命令の同期をとるためのパイプラインレジス
タである。4は3 ヘ一/ 演算を行なうための演算素子(以下ALUと記す)、6
はALU4から出力されるデータをアドレス情報として
保持するためのアドレスラッチ回路である。6は演算結
果などを一時退避するためのメモリ、7は画像情報を保
持するフレームメモリである。8は対象物を撮像するた
めの撮像装置、9は撮像装置8から出力される映像信号
をデジタル信号に変換するA/D変換回路、10はフレ
ームメモリ7に保持されているデジタル信号をアナログ
の映像信号に変換するためのD/A変換回路、11はD
/A変換回路10から出力される映像信号をモニタする
ためのモニタTVである。
以上のように構成されたデータ処理装置について、以下
その動作について説明する。第5図、第6図はその動作
を説明する図である。
その動作について説明する。第5図、第6図はその動作
を説明する図である。
まず、撮像装置8で対象物を撮像し、その映像信号はA
/D変換回路9を通りデジタル信号に変換されてフレー
ムメモリ7に保持される。またそのフレームメモリ7に
保持されている内容はD/A変換回路10で映像信号に
変換されモニタTV11でモニタされている。ここで第
6図に示すようにフレームメモリの内容をP点を中心に
3×3画素の局部領域のデータを読み込み、ある式に基
づいて演算し、f(A〜H,P)を求めてメモリのa番
地以降に格納するという処理を全画面512画素×48
0画素について行なうとする。
/D変換回路9を通りデジタル信号に変換されてフレー
ムメモリ7に保持される。またそのフレームメモリ7に
保持されている内容はD/A変換回路10で映像信号に
変換されモニタTV11でモニタされている。ここで第
6図に示すようにフレームメモリの内容をP点を中心に
3×3画素の局部領域のデータを読み込み、ある式に基
づいて演算し、f(A〜H,P)を求めてメモリのa番
地以降に格納するという処理を全画面512画素×48
0画素について行なうとする。
シーケンサ1は第6図に示すような処理過程を行なうた
めにマイクロプログラム命令が格納されているマイクロ
コードROMのアドレスを順次指定する。シーケンサ1
の指定アドレスに基づいてマイクロコードROM2から
例えば第6図に示すようなマイクロプログラム命令を出
力する。出力されたマイクロプログラム命令は通常数1
0ビット存在するのでマイクロコードROM2からの出
力時間差を後の回路に影響を与えないようにパイプライ
ンレジスタ3に入力され、ビット間の同期をとって出力
される。パイプラインレジスタ3の出力のうち一部はシ
ーケンサ1に戻り次のマイクロプログラム命令の実行ア
ドレスを指定する。また一部でALU4に指示を与える
。
めにマイクロプログラム命令が格納されているマイクロ
コードROMのアドレスを順次指定する。シーケンサ1
の指定アドレスに基づいてマイクロコードROM2から
例えば第6図に示すようなマイクロプログラム命令を出
力する。出力されたマイクロプログラム命令は通常数1
0ビット存在するのでマイクロコードROM2からの出
力時間差を後の回路に影響を与えないようにパイプライ
ンレジスタ3に入力され、ビット間の同期をとって出力
される。パイプラインレジスタ3の出力のうち一部はシ
ーケンサ1に戻り次のマイクロプログラム命令の実行ア
ドレスを指定する。また一部でALU4に指示を与える
。
5ヘージ
まず最初にフレームメモリ内のP点を中心に3X3画素
のデータを読み込むため、ALU4はA点の座標を計算
し、データバスに出力する。次にアドレスラッチ回路6
にラッチしフレームメモリ7に出力し次のステップでフ
レームメモリ7のA点のデータをALU4に読み込む。
のデータを読み込むため、ALU4はA点の座標を計算
し、データバスに出力する。次にアドレスラッチ回路6
にラッチしフレームメモリ7に出力し次のステップでフ
レームメモリ7のA点のデータをALU4に読み込む。
同様にしてB点〜H点とP点のデータを読み込んだ後、
f(A〜H,P)を演算する。そしてアドレスを計算し
デルタバスに出力すると共に、その結果をメモリ6に格
納する。そのアドレスはフレームメモリ時と同様にアド
レスラッチ回路6にラッチされ次のステップでALU4
からf(A〜H,P)の答をデータバスに出力し、メモ
リに格納する。
f(A〜H,P)を演算する。そしてアドレスを計算し
デルタバスに出力すると共に、その結果をメモリ6に格
納する。そのアドレスはフレームメモリ時と同様にアド
レスラッチ回路6にラッチされ次のステップでALU4
からf(A〜H,P)の答をデータバスに出力し、メモ
リに格納する。
以上のような処理をフレームメモリ上で1画素ずつずら
しながら512x480画素のデータについて行なう。
しながら512x480画素のデータについて行なう。
発明が解決しようとする問題点
しかしながら上記のような構成では、フレームメモリ等
のメモリをアクセスする時、かならずメモリアドレスの
計算、アドレスラッチ、データ入6ページ 出力の過程が必要でメモリアクセスに時間がかかり、大
量のデータを処理するのに莫大な時間が必要であるとい
う問題点を有していた。
のメモリをアクセスする時、かならずメモリアドレスの
計算、アドレスラッチ、データ入6ページ 出力の過程が必要でメモリアクセスに時間がかかり、大
量のデータを処理するのに莫大な時間が必要であるとい
う問題点を有していた。
本発明は上記問題点に鑑み、メモリを高速にアクセスし
大量のデータを高速に処理する高速データ処理装置を提
供するものである。
大量のデータを高速に処理する高速データ処理装置を提
供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の高速データ処理装
置は、シーケンサと、命令を格納したメモリと演算素子
とアドレス発生手段とメモリとを備えた構成を有するも
のである。
置は、シーケンサと、命令を格納したメモリと演算素子
とアドレス発生手段とメモリとを備えた構成を有するも
のである。
作 用
本発明は上記した構成によって、メモリアクセスのため
のアドレスを演算素子の演算と並列にアドレス発生手段
が計算するので高速にメモリアクセスが行なえ、大量の
データを高速に処理することとなる。
のアドレスを演算素子の演算と並列にアドレス発生手段
が計算するので高速にメモリアクセスが行なえ、大量の
データを高速に処理することとなる。
実施例
以下本発明の一実施例の高速データ処理装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
7ベー/
第1図は本発明の実施例における高速データ処理装置の
構成を示すブロック図である。第1図において、1〜1
1は従来の技術で説明したものと同じである。2oはメ
モリアクセスのだめのアドレスを計算し出力するための
アドレス発生回路である。
構成を示すブロック図である。第1図において、1〜1
1は従来の技術で説明したものと同じである。2oはメ
モリアクセスのだめのアドレスを計算し出力するための
アドレス発生回路である。
また、第2図は、アドレス発生回路20の詳細な構成を
示すブロック図である。第2図において、21〜24は
レジスタ、25はマルチプレクサ−126は演算素子(
以下ALUと記す)である。
示すブロック図である。第2図において、21〜24は
レジスタ、25はマルチプレクサ−126は演算素子(
以下ALUと記す)である。
以上のように構成された高速データ処理装置について、
第1図及び第2図を用いてその動作を説明する。
第1図及び第2図を用いてその動作を説明する。
撮像装置8で対象物を撮像し、A/D変換回路9を通り
デジタル信号に変換された映像情報がフレームメモリ7
に入力され保持される。またそのフレームメモリ7の内
容は、D/A変換回路10でアナログの映像信号に変換
されモニタTV11でモニタされている。
デジタル信号に変換された映像情報がフレームメモリ7
に入力され保持される。またそのフレームメモリ7の内
容は、D/A変換回路10でアナログの映像信号に変換
されモニタTV11でモニタされている。
第3図は、ALU4の機能とアドレス発生回路の機能を
時系列で示すフローチャートであるが、これらの機能を
実行する命令がマイクロコードROM2に内蔵されてお
り、シーケンサ1の指令でその内容を順次出力する。マ
イクロコードROM2から出力されたマイクロプログラ
ム命令はパイプラインレジスタ3で同期がとられALU
4、アドレス発生回路20、シーケンサ1に出力される
。
時系列で示すフローチャートであるが、これらの機能を
実行する命令がマイクロコードROM2に内蔵されてお
り、シーケンサ1の指令でその内容を順次出力する。マ
イクロコードROM2から出力されたマイクロプログラ
ム命令はパイプラインレジスタ3で同期がとられALU
4、アドレス発生回路20、シーケンサ1に出力される
。
このうちシーケンサ1へ出力されるものは次のマイクロ
プログラムのアドレスを指示するものである。
プログラムのアドレスを指示するものである。
この後ALU4とアドレス発生回路20の動作について
は、従来の技術の説明で用いたのと同じ第5図に示す処
理を具体例として説明を行なう。
は、従来の技術の説明で用いたのと同じ第5図に示す処
理を具体例として説明を行なう。
第3図に示すように、まずアドレス発生回路2゜でA座
標を計算し出力する。次にA座標の内容をALU4に読
み込むと同時にB座標を計算し出力する。この動作をく
り返しA〜HとP座標の内容をALU4に読み込んだ時
点でf(A〜H,P)を演算する。そして最後にアドレ
ス発生回路2゜がメモリのアドレスを計算、出力し、A
LU4か9 ページ らメモリに演算結果を格納する。この動作を512x4
80回くり返すことにより全画面の演算を行なうことが
できる。
標を計算し出力する。次にA座標の内容をALU4に読
み込むと同時にB座標を計算し出力する。この動作をく
り返しA〜HとP座標の内容をALU4に読み込んだ時
点でf(A〜H,P)を演算する。そして最後にアドレ
ス発生回路2゜がメモリのアドレスを計算、出力し、A
LU4か9 ページ らメモリに演算結果を格納する。この動作を512x4
80回くり返すことにより全画面の演算を行なうことが
できる。
次に第2図によりアドレス発生回路2oの動作について
詳細に説明する。第5図の3×3画素の各座標を計算す
る場合、まずP点のX座標をBルジスタにy座標をB2
レジスタにデータバスからAレジスタ21 、ALU2
6を通ってセットしておく。次にAレジスタ21に11
」をセットする。そしてA座標を計算するときは、 (Bルジスタ)−(Aレジスタ)−AのX座標(B2レ
ジスタ)−(Aレジスタ)=Aのy座標というようにマ
ルチプレクサ26で各々Bルジスタ、B2レジスタを選
択し、ALU26で上記の計算を行ない、計算結果のA
のX座標をBルジスタに、Aのy座標をB2レジスタに
書き込む。
詳細に説明する。第5図の3×3画素の各座標を計算す
る場合、まずP点のX座標をBルジスタにy座標をB2
レジスタにデータバスからAレジスタ21 、ALU2
6を通ってセットしておく。次にAレジスタ21に11
」をセットする。そしてA座標を計算するときは、 (Bルジスタ)−(Aレジスタ)−AのX座標(B2レ
ジスタ)−(Aレジスタ)=Aのy座標というようにマ
ルチプレクサ26で各々Bルジスタ、B2レジスタを選
択し、ALU26で上記の計算を行ない、計算結果のA
のX座標をBルジスタに、Aのy座標をB2レジスタに
書き込む。
次にB座標を計算するには、
(Bルジスタ)+(Aレジスタ)二BのX座標とし、B
のy座標はAのy座標をそのまま出力する。同様にC−
HとP座標も計算する。メモリア10ページ ドレスはB3レジスタの内容とAレジスタの内容を計算
することにより行なう。
のy座標はAのy座標をそのまま出力する。同様にC−
HとP座標も計算する。メモリア10ページ ドレスはB3レジスタの内容とAレジスタの内容を計算
することにより行なう。
以上のように本実施例によれば、シーケンサと命令をマ
イクロコードROMとALUとアドレス発生回路を設け
ることによりALUとフレームメモリとのデータの入出
力と次にアクセスするフレームメモリのアドレスの計算
を並列に行なうことができ、従来の技術で説明した例よ
り%〜%のステップ数でデータの処理をすることができ
る。
イクロコードROMとALUとアドレス発生回路を設け
ることによりALUとフレームメモリとのデータの入出
力と次にアクセスするフレームメモリのアドレスの計算
を並列に行なうことができ、従来の技術で説明した例よ
り%〜%のステップ数でデータの処理をすることができ
る。
発明の効果
以上のように本発明はシーケンサと命令を格納したメモ
リとALUとアドレス発生手段を設けることにより、メ
モリアクセスを高速で行なえ、大量のデータを高速で処
理することができる。
リとALUとアドレス発生手段を設けることにより、メ
モリアクセスを高速で行なえ、大量のデータを高速で処
理することができる。
第1図は本発明の一実施例における高速データ処理装置
のブロック図、第2図は第1図のアドレス発生回路の詳
細なブロック図、第3図は第1図のALUとアドレス発
生回路の動作を示すフローチャート図、第4図は、従来
のデータ処理装置の11 ベーン ブロック図、第5図は、データ処理の具体例を示す図、
第6図は、第4図のALUの動作を示すフローチャート
図である。 20・・・・・・アドレス発生回路、21〜24・・・
・・・レジスタ、26・・・・・・マルチプレクサ−1
26・・・・・・演算素子(ALU)。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
のブロック図、第2図は第1図のアドレス発生回路の詳
細なブロック図、第3図は第1図のALUとアドレス発
生回路の動作を示すフローチャート図、第4図は、従来
のデータ処理装置の11 ベーン ブロック図、第5図は、データ処理の具体例を示す図、
第6図は、第4図のALUの動作を示すフローチャート
図である。 20・・・・・・アドレス発生回路、21〜24・・・
・・・レジスタ、26・・・・・・マルチプレクサ−1
26・・・・・・演算素子(ALU)。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
Claims (2)
- (1)メモリに格納されたデータを処理する装置におい
てシーケンサと、前記シーケンサの指示に基づいて次に
実行するべき命令を出力する記憶回路と、前記記憶回路
から出力された命令によりメモリのアドレスを計算する
手段と、メモリとの間でデータの入出力を行ないまたデ
ータの演算を行なう演算素子とを備えたことを特徴とす
る高速データ処理装置。 - (2)メモリのアドレスを計算する手段は、複数のレジ
スタと、複数のレジスタから1つのレジスタを選択する
選択手段と、前記選択手段により選択されたレジスタと
別のレジスタとの演算を行なう演算素子とにより構成さ
れることを特徴とする特許請求の範囲第1項記載の高速
データ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143291A JPS62298834A (ja) | 1986-06-19 | 1986-06-19 | 高速デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143291A JPS62298834A (ja) | 1986-06-19 | 1986-06-19 | 高速デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62298834A true JPS62298834A (ja) | 1987-12-25 |
Family
ID=15335313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61143291A Pending JPS62298834A (ja) | 1986-06-19 | 1986-06-19 | 高速デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62298834A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
JPS60129853A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
JPS60168227A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | 線図形追跡装置 |
-
1986
- 1986-06-19 JP JP61143291A patent/JPS62298834A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
JPS60129853A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
JPS60168227A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | 線図形追跡装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6247786A (ja) | 近傍画像処理専用メモリ | |
JPH1131224A (ja) | パターンマッチングによる画像処理方法およびシステム | |
JPS628072B2 (ja) | ||
WO1986006523A1 (en) | Image processor | |
JPH01289696A (ja) | 視覚センサシステムにおける画像処理方式 | |
JPS63123175A (ja) | 画像デ−タのモ−メント計算装置 | |
JPS62298834A (ja) | 高速デ−タ処理装置 | |
JPH08125844A (ja) | 画像処理方法およびその方法を用いた画像処理システム | |
JP2924528B2 (ja) | ラベリング処理方法及びラベリング処理装置 | |
JPS61188671A (ja) | 画像処理装置 | |
JPH09319865A (ja) | 画像処理装置 | |
JPS60129889A (ja) | 画像処理装置 | |
JP2536183B2 (ja) | 画像処理方法および装置 | |
JPH0243687A (ja) | 画像処理装置 | |
JPH02103680A (ja) | 画像情報処理装置 | |
JPH05334423A (ja) | 画像処理装置 | |
JPH05314256A (ja) | 画像データ処理装置 | |
JPH0230546B2 (ja) | ||
JPS62154177A (ja) | 画像変換装置 | |
EP0428795A1 (en) | Binary image thinning and feature extracting method and processing device thereof | |
JPH04291681A (ja) | 超高速画像処理システムのフィルタリング処理方式 | |
JPH0444306B2 (ja) | ||
JPH06208614A (ja) | 画像処理装置 | |
JPH0969159A (ja) | テンプレートマッチング装置 | |
JPS62219078A (ja) | 拡張画像演算処理装置 |