JPS62296617A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
- Publication number
- JPS62296617A JPS62296617A JP61139913A JP13991386A JPS62296617A JP S62296617 A JPS62296617 A JP S62296617A JP 61139913 A JP61139913 A JP 61139913A JP 13991386 A JP13991386 A JP 13991386A JP S62296617 A JPS62296617 A JP S62296617A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- resistor
- diode array
- electromotive force
- photovoltaic diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000003287 optical effect Effects 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 claims abstract description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（技術分野）
本発明は、半導体リレー回路に関するものであり、さら
に詳しくは、光結合によるアイソレーションを利用した
半導体リレー回路に関するものである。
に詳しくは、光結合によるアイソレーションを利用した
半導体リレー回路に関するものである。
（背景技術）
従来、第３図（ａ）に示されるような、フォトカップラ
とＭＯ，ＳＦ、ＥＴとを組み合わせた半導体リレー回路
が提案されている。この従来例にあっては、リレー入力
端子７−７′に発光ダイオード】を接続し、この発光ダ
イオード１からの光信号を受光して、電気信号を発生す
る光起電力ダイオードアレイ２を設けて、いわゆるフォ
トカップラを構成している。光起電力ダイオードアレイ
２に発生した電圧は、出力用のＭＯＳＦＥＴ３のゲート
・ソース間に印加され、ＭＯ３ＦＥＴ３を導通状態とす
る。これによって、リレー出力端子８−８′間が導通す
る。次に、リレー入力端子７−７′間の入力電圧が除去
されて、発光ダイオード１からの光信号が無くなると、
光起電力ダイオードアレイ２は電気信号の発生を停止す
る。光起電力ダイオードアレイ２には抵抗器６が並列に
接続されているので、光起電力ダイオードアレイ２の電
荷は抵抗器６を介して放電される。同様に、出力用のＭ
Ｏ３ＦＥＴ３のゲート・ソース間の蓄積電荷も抵抗器６
を介して放電される。これによって、出力用のＭＯ３Ｆ
ＥＴ３は非導通状態となり、リレー出力端子８−８′の
間は遮断状態となる。
とＭＯ，ＳＦ、ＥＴとを組み合わせた半導体リレー回路
が提案されている。この従来例にあっては、リレー入力
端子７−７′に発光ダイオード】を接続し、この発光ダ
イオード１からの光信号を受光して、電気信号を発生す
る光起電力ダイオードアレイ２を設けて、いわゆるフォ
トカップラを構成している。光起電力ダイオードアレイ
２に発生した電圧は、出力用のＭＯＳＦＥＴ３のゲート
・ソース間に印加され、ＭＯ３ＦＥＴ３を導通状態とす
る。これによって、リレー出力端子８−８′間が導通す
る。次に、リレー入力端子７−７′間の入力電圧が除去
されて、発光ダイオード１からの光信号が無くなると、
光起電力ダイオードアレイ２は電気信号の発生を停止す
る。光起電力ダイオードアレイ２には抵抗器６が並列に
接続されているので、光起電力ダイオードアレイ２の電
荷は抵抗器６を介して放電される。同様に、出力用のＭ
Ｏ３ＦＥＴ３のゲート・ソース間の蓄積電荷も抵抗器６
を介して放電される。これによって、出力用のＭＯ３Ｆ
ＥＴ３は非導通状態となり、リレー出力端子８−８′の
間は遮断状態となる。
この従来例にあっては、発光ダイオード１の発光動作時
に光起電力ダイオードアレイ２に発生した電流が、出力
用のＭＯＳＦＥＴ３のゲート・ソース間を充電してＭＯ
ＳＦＥＴ３を導通状態とするが、放電用の抵抗器６が接
続されているために、全ての電流がゲート・ソース間の
充電に用いられるわけではなく、放電用の抵抗器６にも
電流が分流される。このため、ＭＯＳＦＥＴ３のゲート
電圧の立ち上がりが遅れる。抵抗器６は、発光ダイオー
ド１が発光動作を停止した後、光起電力ダイオードアレ
イ２の蓄積電荷とＭＯ３ＦＥＴ３のゲート・ソース間の
蓄積電荷とを放電するだめのものであり、ＭＯＳＦＥＴ
３のゲート電圧の降下を促進する役割を有する。したが
って、抵抗器６の抵抗値が高ければ、ゲート電圧の立ち
上がりは速くなり、立ち下がりは遅くなる。反対に、抵
抗器６の抵抗値が低ければ、ゲート電圧の立ち上がりは
遅くなり、立ち下がりは速くなる。ゲート電圧の立ち上
がりと立ち下がりとを共に速くするなめには、抵抗器６
の抵抗値がゲート電圧の立ち上がり時には高抵抗（好ま
しくは無限大）であって、ゲート電圧の立ち下がり時に
は低抵抗（好ましくは０）であることが必要である。
に光起電力ダイオードアレイ２に発生した電流が、出力
用のＭＯＳＦＥＴ３のゲート・ソース間を充電してＭＯ
ＳＦＥＴ３を導通状態とするが、放電用の抵抗器６が接
続されているために、全ての電流がゲート・ソース間の
充電に用いられるわけではなく、放電用の抵抗器６にも
電流が分流される。このため、ＭＯＳＦＥＴ３のゲート
電圧の立ち上がりが遅れる。抵抗器６は、発光ダイオー
ド１が発光動作を停止した後、光起電力ダイオードアレ
イ２の蓄積電荷とＭＯ３ＦＥＴ３のゲート・ソース間の
蓄積電荷とを放電するだめのものであり、ＭＯＳＦＥＴ
３のゲート電圧の降下を促進する役割を有する。したが
って、抵抗器６の抵抗値が高ければ、ゲート電圧の立ち
上がりは速くなり、立ち下がりは遅くなる。反対に、抵
抗器６の抵抗値が低ければ、ゲート電圧の立ち上がりは
遅くなり、立ち下がりは速くなる。ゲート電圧の立ち上
がりと立ち下がりとを共に速くするなめには、抵抗器６
の抵抗値がゲート電圧の立ち上がり時には高抵抗（好ま
しくは無限大）であって、ゲート電圧の立ち下がり時に
は低抵抗（好ましくは０）であることが必要である。
第３図（ｂ）の従来例回路は、デプリーション型（ノー
マリ・オン型）のＪ Ｆ ＥＴ ５ ａを用いて、前記
の条件を達成した回路である。この回路においては、発
光ダイオード１からの光信号が、第１及び第２の光起電
力ダイオードアレイ２，９に同時に照射されるようにな
っている。発光ダイオード１が発光動作を行って、第１
の光起電力ダイオードアレイ２が電気信号を発生すると
、第２の光起電力ダイオードアレイ９も電気信号を発生
するようになっており、これにより、デプリーション型
のＪＰＥＴ ５ ａのゲート・ソース間電圧が上昇する
。第２の光起電力ダイオードアレイ９による発生電圧が
Ｊ Ｆ Ｅ Ｔ ５ ａのスレショルド電圧を越えると
、ＪＦ Ｅ Ｔ ５ ａは非導通状態となり、出力用の
ＭＯＳＦＥＴ３のゲート・ソース間は高抵抗の状態とな
る。したがって、ＭＯＳＦＥＴ３のゲート・ソース間は
、第１の光起電力ダイオードアレイ２により発生された
電流により、速やかに充電される。
マリ・オン型）のＪ Ｆ ＥＴ ５ ａを用いて、前記
の条件を達成した回路である。この回路においては、発
光ダイオード１からの光信号が、第１及び第２の光起電
力ダイオードアレイ２，９に同時に照射されるようにな
っている。発光ダイオード１が発光動作を行って、第１
の光起電力ダイオードアレイ２が電気信号を発生すると
、第２の光起電力ダイオードアレイ９も電気信号を発生
するようになっており、これにより、デプリーション型
のＪＰＥＴ ５ ａのゲート・ソース間電圧が上昇する
。第２の光起電力ダイオードアレイ９による発生電圧が
Ｊ Ｆ Ｅ Ｔ ５ ａのスレショルド電圧を越えると
、ＪＦ Ｅ Ｔ ５ ａは非導通状態となり、出力用の
ＭＯＳＦＥＴ３のゲート・ソース間は高抵抗の状態とな
る。したがって、ＭＯＳＦＥＴ３のゲート・ソース間は
、第１の光起電力ダイオードアレイ２により発生された
電流により、速やかに充電される。
次に、発光ダイオード１が発光動作を停止すると、第１
及び第２の光起電力ダイオードアレイ２．９が電気信号
の発生を停止する。第２の光起電力ダイオードアレイ９
には、放電用の抵抗器１０が並列接続されているので、
その蓄積電荷は速やかに放電される。したがって、デプ
リーション型のＪＦ Ｅ Ｔ ５ ａは無バイアス状態
となって導通する。
及び第２の光起電力ダイオードアレイ２．９が電気信号
の発生を停止する。第２の光起電力ダイオードアレイ９
には、放電用の抵抗器１０が並列接続されているので、
その蓄積電荷は速やかに放電される。したがって、デプ
リーション型のＪＦ Ｅ Ｔ ５ ａは無バイアス状態
となって導通する。
このため、出力用のＭｏ５ｔ”Ｆ、Ｔ３のゲート・ソー
ス間に蓄積された電荷、及び、第１の光起電力ダイオー
ドアレイ２の蓄積電荷は、Ｊ Ｐ ＥＴ ５ ａを介し
て放電される。これによって、出力用のＭＯＳＦＥＴ３
のゲート・ソース間電圧の立ち上がり時にはゲート・ソ
ース間を高抵抗とし、立ち下がり時にはゲート・ソース
間を低抵抗とすることができて、出力用のＭＯ３ＦＥＴ
３のスイッチング速度を速めることができる。なお、第
３図（ｂ）の回路におけるＪＰＥＴ５ａと第２の光起電
力ダイオードアレイ９及び抵抗１０を含む回路は、第３
図（ａ）の回路に示される出力用のＭＯＳＦＥＴ３と光
起電力ダイオードアレイ２及び抵抗器６を含む回路に比
べると、小容量で良いので、その動作速度は第３図（ａ
）の回路の場合よりも速くなっている。
ス間に蓄積された電荷、及び、第１の光起電力ダイオー
ドアレイ２の蓄積電荷は、Ｊ Ｐ ＥＴ ５ ａを介し
て放電される。これによって、出力用のＭＯＳＦＥＴ３
のゲート・ソース間電圧の立ち上がり時にはゲート・ソ
ース間を高抵抗とし、立ち下がり時にはゲート・ソース
間を低抵抗とすることができて、出力用のＭＯ３ＦＥＴ
３のスイッチング速度を速めることができる。なお、第
３図（ｂ）の回路におけるＪＰＥＴ５ａと第２の光起電
力ダイオードアレイ９及び抵抗１０を含む回路は、第３
図（ａ）の回路に示される出力用のＭＯＳＦＥＴ３と光
起電力ダイオードアレイ２及び抵抗器６を含む回路に比
べると、小容量で良いので、その動作速度は第３図（ａ
）の回路の場合よりも速くなっている。
しかるに、第３図（ｂ）の従来例回路にあっては、第２
の光起電力ダイオードアレイ９を必要とするので、ＭＯ
ＳＦＥＴ３の駆動回路全体を１チツプ化する際にチップ
面積が大きくなるという問題があった。
の光起電力ダイオードアレイ９を必要とするので、ＭＯ
ＳＦＥＴ３の駆動回路全体を１チツプ化する際にチップ
面積が大きくなるという問題があった。
（発明の目的）
本発明は、上述のような点に鑑みてなされたものであり
、その目的とするところは、１シリーズの光起電力ダイ
オードアレイで電力用のＭＯＳＦＥＴを高速開閉駆動す
ることができ、チップ面積を低減できるようにした半導
体リレー回路を提供するにある。
、その目的とするところは、１シリーズの光起電力ダイ
オードアレイで電力用のＭＯＳＦＥＴを高速開閉駆動す
ることができ、チップ面積を低減できるようにした半導
体リレー回路を提供するにある。
（発明の開示）
本発明に係る半導体リレー回路は、第１図及び第２図に
示されるように、入力信号に応答して光信号を発生する
発光ダイオード１のような発光素子と、前記光信号によ
り起電力が発生するように配置された光起電力ダイオー
ドアレイ２と、前記起電力をゲート・基板間に印加され
て第一のインピーダンス状態から第二のインピーダンス
状態に変化する電力用のＭＯＳＦＥＴ３とによって構成
される光結合を用いた半導体リレー回路において、前記
光起電力ダイオードアレイ２の正電極及び負電極と、前
記ＭＯＳＦＥＴ３のゲート及び基板と、抵抗器４とを、
光起電力ダイオードアレイ２の正電極と負電極との間に
生じた起電力が前記抵抗器４を介して前記ＭＯＳＦＥＴ
３のゲート・基板間に印加されるような閉回路を構成す
るように接続し、ドレイン・ソース間を前記ＭＯ３ＦＥ
Ｔ３のゲート・基板間に接続され、前記抵抗器４の両端
に、前記起電力により前記抵抗器４に生じる電圧降下に
よりバイアスされて前記ドレイン・ソース間のインピー
ダンスが上昇するように、ゲート・ソース間を接続され
たノーマリ・オン型の駆動用）・ランジスタ５を設けた
ものである。
示されるように、入力信号に応答して光信号を発生する
発光ダイオード１のような発光素子と、前記光信号によ
り起電力が発生するように配置された光起電力ダイオー
ドアレイ２と、前記起電力をゲート・基板間に印加され
て第一のインピーダンス状態から第二のインピーダンス
状態に変化する電力用のＭＯＳＦＥＴ３とによって構成
される光結合を用いた半導体リレー回路において、前記
光起電力ダイオードアレイ２の正電極及び負電極と、前
記ＭＯＳＦＥＴ３のゲート及び基板と、抵抗器４とを、
光起電力ダイオードアレイ２の正電極と負電極との間に
生じた起電力が前記抵抗器４を介して前記ＭＯＳＦＥＴ
３のゲート・基板間に印加されるような閉回路を構成す
るように接続し、ドレイン・ソース間を前記ＭＯ３ＦＥ
Ｔ３のゲート・基板間に接続され、前記抵抗器４の両端
に、前記起電力により前記抵抗器４に生じる電圧降下に
よりバイアスされて前記ドレイン・ソース間のインピー
ダンスが上昇するように、ゲート・ソース間を接続され
たノーマリ・オン型の駆動用）・ランジスタ５を設けた
ものである。
本発明にあっては、このように、光起電力ダイオードア
レイ２の起電力によって抵抗器４に生しる電圧降下によ
り、ノーマリ・オン型の駆動用トランジスタ５をオフ状
態に切り替えるようにしているので、電力用のＭＯＳＦ
ＥＴ３のゲート・基板間の急速充放電回路を１シリーズ
の光起電力ダイオードアレイ２のみにより駆動すること
ができ、チップ面積を少なくすることができるものであ
る。
レイ２の起電力によって抵抗器４に生しる電圧降下によ
り、ノーマリ・オン型の駆動用トランジスタ５をオフ状
態に切り替えるようにしているので、電力用のＭＯＳＦ
ＥＴ３のゲート・基板間の急速充放電回路を１シリーズ
の光起電力ダイオードアレイ２のみにより駆動すること
ができ、チップ面積を少なくすることができるものであ
る。
以下、本発明の好ましい実施例を添付図面と共に説明す
る。第１図回路において、入力端子７−７°間には、発
光ダイオード１が接続されている。
る。第１図回路において、入力端子７−７°間には、発
光ダイオード１が接続されている。
光起電力ダイオードアレイ２は、発光ダイオード１と光
結合されており、誘電体分離基板上に構成されている。
結合されており、誘電体分離基板上に構成されている。
入力端子７−７°間に入力電流が流れると、発光ダイオ
ード１が光信号を発生し、この光信号により光起電力ダ
イオードアレイ２の両端に起電圧が発生ずる。この起電
圧は抵抗器４を介して電力用のＭＯＳＦＥＴ３のゲート
・基板間に印加されると同時に、ノーマリ・オン型の駆
動用トランジスタ５のドレイン・ソース間及び抵抗器６
を介して流れる。したがって、ＭＯＳＦＥＴ３のゲート
容量を充電する電流と、駆動用トランジスタ５及び抵抗
器６を介して流れる電流が、抵抗器４を介して流れる。
ード１が光信号を発生し、この光信号により光起電力ダ
イオードアレイ２の両端に起電圧が発生ずる。この起電
圧は抵抗器４を介して電力用のＭＯＳＦＥＴ３のゲート
・基板間に印加されると同時に、ノーマリ・オン型の駆
動用トランジスタ５のドレイン・ソース間及び抵抗器６
を介して流れる。したがって、ＭＯＳＦＥＴ３のゲート
容量を充電する電流と、駆動用トランジスタ５及び抵抗
器６を介して流れる電流が、抵抗器４を介して流れる。
このため、抵抗器４の電圧降下により駆動用トランジス
タ５のゲートは負電圧にバイアスされる。このバイアス
電圧により駆動用トランジスタらが瞬時に高インピーダ
ンス状態となる。したがって、駆動用トランジスタ５の
存在により電力用のＭＯＳＦＥＴ３のゲート・基板間の
充電動作を遅延することはない。
タ５のゲートは負電圧にバイアスされる。このバイアス
電圧により駆動用トランジスタらが瞬時に高インピーダ
ンス状態となる。したがって、駆動用トランジスタ５の
存在により電力用のＭＯＳＦＥＴ３のゲート・基板間の
充電動作を遅延することはない。
入力電流が入力端子７−７′間に定常的に流れている場
合には、抵抗器６又は駆動用トランジスタ５を介してわ
ずかな電流が抵抗器４に流れ、これにより駆動用トラン
ジスタ５のゲートが負電圧にバイアスされ、駆動用トラ
ンジスタ５は高インピーダンス状態を維持する。駆動用
ｌ・ランジスタ５は、静電誘導型トランジスタ（ＳＩＴ
）又は電界効果型トランジスタ（ＦＥＴ）よりなる。駆
動用トランジスタ５がＳＩＴである場合には、その不飽
和特性により、電力用のＭ ＯＳ Ｆ Ｅ Ｔ ３のゲ
ートに、そのゲートが絶縁破壊されるような高電圧サー
ジが重畳したときには低インピーダンス状態となり、Ｍ
ＯＳＦＥＴ３のゲートを保護する。この機能のみに関し
ては駆動用トランジスタ５はＦＥＴよりもＳＩＴの方が
良い。
合には、抵抗器６又は駆動用トランジスタ５を介してわ
ずかな電流が抵抗器４に流れ、これにより駆動用トラン
ジスタ５のゲートが負電圧にバイアスされ、駆動用トラ
ンジスタ５は高インピーダンス状態を維持する。駆動用
ｌ・ランジスタ５は、静電誘導型トランジスタ（ＳＩＴ
）又は電界効果型トランジスタ（ＦＥＴ）よりなる。駆
動用トランジスタ５がＳＩＴである場合には、その不飽
和特性により、電力用のＭ ＯＳ Ｆ Ｅ Ｔ ３のゲ
ートに、そのゲートが絶縁破壊されるような高電圧サー
ジが重畳したときには低インピーダンス状態となり、Ｍ
ＯＳＦＥＴ３のゲートを保護する。この機能のみに関し
ては駆動用トランジスタ５はＦＥＴよりもＳＩＴの方が
良い。
ノーマリ・オン型の駆動用トランジスタ５をオフ状態に
バイアスしておくために、駆動用トランジスタ５のゲー
ト・ソース間に印加される負バイアス電圧は、抵抗器４
と抵抗器６の値を適当に選ぶことにより調整することが
できる。
バイアスしておくために、駆動用トランジスタ５のゲー
ト・ソース間に印加される負バイアス電圧は、抵抗器４
と抵抗器６の値を適当に選ぶことにより調整することが
できる。
入力端子７−７゛間の入力電流が遮断されると、光起電
力ダイオードアレイ２の端子間電圧は急速に降下し、抵
抗器６とノーマリ・オン型のＳＩＴ又はＦＥＴよりなる
駆動用トランジスタ５とを介して抵抗器４に流れる電流
がなくなり、駆動用トランジスタ５のゲートに掛かつて
いた負バイアスがなくなり、ノーマリ・オン型の駆動用
トランジスタ５はオン状態となる。さらに、ＭＯ３Ｆ’
ＥＴ３のゲート容量に蓄積されていた電荷は、光起電力
ダイオードアレイ２を介して駆動用トランジスタ５のゲ
ートに正のバイアス電圧として印加され、駆動用トラン
ジスタ５のゲート・ソース間に電流が流れる。これは、
ＳＩＴ又はＦＥＴよりなる駆動用トランジスタ５をさら
に低インピーダンス化するのに役立ち、ＭＯＳＦＥＴ３
のゲート・ソース間に蓄電された電荷を急速放電する働
きをする。
力ダイオードアレイ２の端子間電圧は急速に降下し、抵
抗器６とノーマリ・オン型のＳＩＴ又はＦＥＴよりなる
駆動用トランジスタ５とを介して抵抗器４に流れる電流
がなくなり、駆動用トランジスタ５のゲートに掛かつて
いた負バイアスがなくなり、ノーマリ・オン型の駆動用
トランジスタ５はオン状態となる。さらに、ＭＯ３Ｆ’
ＥＴ３のゲート容量に蓄積されていた電荷は、光起電力
ダイオードアレイ２を介して駆動用トランジスタ５のゲ
ートに正のバイアス電圧として印加され、駆動用トラン
ジスタ５のゲート・ソース間に電流が流れる。これは、
ＳＩＴ又はＦＥＴよりなる駆動用トランジスタ５をさら
に低インピーダンス化するのに役立ち、ＭＯＳＦＥＴ３
のゲート・ソース間に蓄電された電荷を急速放電する働
きをする。
以上の放電は、極めて短時間で完了するので、半導体リ
レー回路としては、高速動作が可能である。
レー回路としては、高速動作が可能である。
入力端子７−７°間に入力電流が流れていない状態にお
いて、リレー出力端子８−８′間に大きな電圧変化（ｄ
ｖ／ｄｔ）が印加されると、ＭＯＳＦＥＴ３のドレイン
・ゲート間の寄生容量を充電するミラー電流は、ノーマ
リ・オン型のＳ Ｉ Ｔ又はＦＥＴよりなる駆動用トラ
ンジスタ５を介してＭＯＳＦＥＴ３のソースに放電され
る。したがって、誤った瞬時点弧をすることはなく、駆
動用トランジスタ５がゲートのサージ保護回路としても
働くものである。
いて、リレー出力端子８−８′間に大きな電圧変化（ｄ
ｖ／ｄｔ）が印加されると、ＭＯＳＦＥＴ３のドレイン
・ゲート間の寄生容量を充電するミラー電流は、ノーマ
リ・オン型のＳ Ｉ Ｔ又はＦＥＴよりなる駆動用トラ
ンジスタ５を介してＭＯＳＦＥＴ３のソースに放電され
る。したがって、誤った瞬時点弧をすることはなく、駆
動用トランジスタ５がゲートのサージ保護回路としても
働くものである。
なお、第１図の実施例回路においては、駆動用トランジ
スタ５がＮチャンネルのノーマリ・オン型ＪＦＥＴであ
る場合を例示したが、駆動用トランジスタ５がＰチャン
ネルのノーマリ・オン型ＪＰＥＴである場合には、第２
図の実施例回路に示されるように、駆動用トランジスタ
５のゲートに正のバイアス電圧が印加されるように接続
を行えば良いものである。
スタ５がＮチャンネルのノーマリ・オン型ＪＦＥＴであ
る場合を例示したが、駆動用トランジスタ５がＰチャン
ネルのノーマリ・オン型ＪＰＥＴである場合には、第２
図の実施例回路に示されるように、駆動用トランジスタ
５のゲートに正のバイアス電圧が印加されるように接続
を行えば良いものである。
〈発明の効果） ゛
以上のように、本発明にあっては、光起電力ダイオード
アレイの正電極及び負電極と、前記ＭＯ３ＦＥＴのゲー
ト及び基板と、抵抗器とを、光起電力ダイオードアレイ
の正電極と負電極との間に生じた起電力が前記抵抗器を
介して前記ＭＣ）ＳＦＥＴのゲート・基板間に印加され
るような閉回路を構成するように接続し、ドレイン・・
ソース間を前記ＭＯ３ＦＥＴのゲート・基板間に接続さ
れ、前記抵抗器の両端に、前記起電力により前記抵抗器
に生じる電圧降下によりバイアスされて前記トレイン・
ソース間のインピーダンスが上昇するように、ゲート・
ソース間を接続されたノーマリ・オン型の駆動用トラン
ジスタを設けたものであるから、従来例のように２シリ
ーズの光起電力ダイオードアレイを必要とせず、１シリ
ーズの光起電力ダイオードアレイのみで実施できるので
、ＭＯＳＦＥＴの駆動回路を１チツプ化した場合にチツ
＝１２− プ面積が減少し、歩どまりも向」ニして、コストダウン
を図ることができるという効果がある。また、抵抗器に
より駆動用トランジスタにオフ・バイアスを与えている
ので、ダイオードのような負の温度特性を有するインピ
ーダンス要素を用いてバイアス電圧を得る場合に比べる
と、温度が高くなってもバイアス電圧が低下せず、良好
な動作が可能であるという効果がある。
アレイの正電極及び負電極と、前記ＭＯ３ＦＥＴのゲー
ト及び基板と、抵抗器とを、光起電力ダイオードアレイ
の正電極と負電極との間に生じた起電力が前記抵抗器を
介して前記ＭＣ）ＳＦＥＴのゲート・基板間に印加され
るような閉回路を構成するように接続し、ドレイン・・
ソース間を前記ＭＯ３ＦＥＴのゲート・基板間に接続さ
れ、前記抵抗器の両端に、前記起電力により前記抵抗器
に生じる電圧降下によりバイアスされて前記トレイン・
ソース間のインピーダンスが上昇するように、ゲート・
ソース間を接続されたノーマリ・オン型の駆動用トラン
ジスタを設けたものであるから、従来例のように２シリ
ーズの光起電力ダイオードアレイを必要とせず、１シリ
ーズの光起電力ダイオードアレイのみで実施できるので
、ＭＯＳＦＥＴの駆動回路を１チツプ化した場合にチツ
＝１２− プ面積が減少し、歩どまりも向」ニして、コストダウン
を図ることができるという効果がある。また、抵抗器に
より駆動用トランジスタにオフ・バイアスを与えている
ので、ダイオードのような負の温度特性を有するインピ
ーダンス要素を用いてバイアス電圧を得る場合に比べる
と、温度が高くなってもバイアス電圧が低下せず、良好
な動作が可能であるという効果がある。
第１図は本発明の一実施例に係る半導体リレー回路の回
路図、第２図は本発明の他の実施例に係る半導体リレー
回路の回路図、第３図（ａ）は従来例の回路図、第３図
（ｂ）は他の従来例の回路図である。 １は発光ダイオード、２は光起電力ダイオードアレイ、
３はＭＯＳＦＥＴ、４は抵抗器、５は駆動用トランジス
タである。
路図、第２図は本発明の他の実施例に係る半導体リレー
回路の回路図、第３図（ａ）は従来例の回路図、第３図
（ｂ）は他の従来例の回路図である。 １は発光ダイオード、２は光起電力ダイオードアレイ、
３はＭＯＳＦＥＴ、４は抵抗器、５は駆動用トランジス
タである。
Claims (2)
- （１）入力信号に応答して光信号を発生する発光素子と
、前記光信号により起電力が発生するように配置された
光起電力ダイオードアレイと、前記起電力をゲート・基
板間に印加されて第一のインピーダンス状態から第二の
インピーダンス状態に変化する電力用のＭＯＳＦＥＴと
によって構成される光結合を用いた半導体リレー回路に
おいて、前記光起電力ダイオードアレイの正電極及び負
電極と、前記ＭＯＳＦＥＴのゲート及び基板と、抵抗器
とを、光起電力ダイオードアレイの正電極と負電極との
間に生じた起電力が前記抵抗器を介して前記ＭＯＳＦＥ
Ｔのゲート・基板間に印加されるような閉回路を構成す
るように接続し、ドレイン・ソース間を前記ＭＯＳＦＥ
Ｔのゲート・基板間に接続され、前記抵抗器の両端に、
前記起電力により前記抵抗器に生じる電圧降下によりバ
イアスされて前記ドレイン・ソース間のインピーダンス
が上昇するように、ゲート・ソース間を接続されたノー
マリ・オン型の駆動用トランジスタを設けて成ることを
特徴とする半導体リレー回路。 - （２）前記ＭＯＳＦＥＴは、前記抵抗器と共に電圧分割
器を構成する第２の抵抗器をゲート・基板間に並列接続
されていることを特徴とする特許請求の範囲第１項記載
の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139913A JPS62296617A (ja) | 1986-06-16 | 1986-06-16 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139913A JPS62296617A (ja) | 1986-06-16 | 1986-06-16 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296617A true JPS62296617A (ja) | 1987-12-23 |
Family
ID=15256558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139913A Pending JPS62296617A (ja) | 1986-06-16 | 1986-06-16 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723337A2 (en) * | 1995-01-23 | 1996-07-24 | Sony Corporation | Switching circuit and composite arrangement |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
| FR3020222A1 (fr) * | 2014-04-22 | 2015-10-23 | Thales Sa | Cellule de communication de puissance a transistors a effet de champ de type normalement conducteur |
| WO2015182658A1 (ja) * | 2014-05-30 | 2015-12-03 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
-
1986
- 1986-06-16 JP JP61139913A patent/JPS62296617A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723337A2 (en) * | 1995-01-23 | 1996-07-24 | Sony Corporation | Switching circuit and composite arrangement |
| EP0723337A3 (en) * | 1995-01-23 | 1997-04-23 | Sony Corp | Circuit and composite device |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
| FR3020222A1 (fr) * | 2014-04-22 | 2015-10-23 | Thales Sa | Cellule de communication de puissance a transistors a effet de champ de type normalement conducteur |
| WO2015162063A1 (fr) * | 2014-04-22 | 2015-10-29 | Thales | Cellule de commutation de puissance a transistors a effet de champ de type normalement conducteur |
| US10038441B2 (en) | 2014-04-22 | 2018-07-31 | Thales | Power switching cell with normally conducting field-effect transistors |
| WO2015182658A1 (ja) * | 2014-05-30 | 2015-12-03 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| JP5989265B2 (ja) * | 2014-05-30 | 2016-09-07 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| US10038438B2 (en) | 2014-05-30 | 2018-07-31 | Mitsubishi Electric Corporation | Power semiconductor element driving circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4390790A (en) | Solid state optically coupled electrical power switch | |
| JPH0746109A (ja) | 半導体リレー | |
| USRE35836E (en) | Solid state optically coupled electrical power switch | |
| JPS62296617A (ja) | 半導体リレ−回路 | |
| US4677325A (en) | High voltage MOSFET switch | |
| JPS63153916A (ja) | 半導体スイツチ回路 | |
| JP2740435B2 (ja) | 固体リレー | |
| JPH0477015A (ja) | 光結合型リレー回路 | |
| JPS6215926A (ja) | 半導体リレ−回路 | |
| JPS63208317A (ja) | 半導体リレ−回路 | |
| JP2731655B2 (ja) | 光結合型リレー回路 | |
| JPH05191244A (ja) | 半導体リレー | |
| JPH10308529A (ja) | 半導体リレー | |
| JP2740426B2 (ja) | 半導体リレー | |
| JPS63236411A (ja) | 固体リレ− | |
| JPS63208322A (ja) | 固体リレ− | |
| JP2740406B2 (ja) | 半導体リレー | |
| JPH05167412A (ja) | 半導体リレー回路 | |
| JPS6215927A (ja) | 半導体リレ−回路 | |
| JPS6319911A (ja) | 半導体リレ−回路 | |
| JPH09261027A (ja) | 半導体リレー回路 | |
| JPS62172815A (ja) | 半導体リレ−回路 | |
| JPH05191247A (ja) | 固体リレー | |
| JPH06164354A (ja) | 半導体リレー | |
| JPS62172812A (ja) | 半導体リレ−回路 |