JPS62295147A - Virtual computer system - Google Patents

Abstract

PURPOSE:To improve a performance by deleting a TLB entry in which the identifier of a designated virtual computer coincides with an identifier field at the time of issuing a nullification instruction for setting the invalid but of a page table entry to 1 by designating the identifier of the virtual computer. CONSTITUTION:The contents of a page table entry are held in a register 110 and a VM-id designated by an instruction is held respectively in a register 111. Both the outputs are inputted to a TLB entry selection mechanism 112. In the mechanism 112, the TLB entry in which the contents of the register 110 coincide with the AA field in a TLB113 and the TLB entry in which the contents of the register coincide with the VM-id field in the TLB113 are selected. To the invalid field of the selected TLB entry, 1 is set by a TLB nullification mechanism 114, the TLB entry is nullified and the TLB entry is deleted.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、ＴＬＢｔ−有する仮想計算機システムに係り
、特にその高速化に関するものである。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a virtual computer system having TLBt, and particularly to speeding up the system.

〔従来の技術〕[Conventional technology]

第４図に実計算機システム１０００の主構成図を示す。 FIG. 4 shows a main configuration diagram of the actual computer system 1000.

１００は中央処理装置ＣＰＵ、２００は主記憶装置、３
００は入出カプロセッサ１０Ｐ、４００は入出力側倒装
置１０Ｃである。１０は、ＣＰＵ１００と、主記憶装置
２００との間の信号線、２０は、ＣＰＵ１００とｌ０Ｐ
３００との間の信号線、３０は、ｌ０Ｐ３００と主記憶
装置２００との信号線、４０は、ｌ０Ｐ３００とｌ０Ｃ
４００との間の信号線であるうこの実計算機システム１
０００は、主記憶装置２００上のオペレーティングシス
テム（Ｏ８）のシステム全体のリソース（ＣＰＵ、主記
憶装置、入出力装置）管理により、制御された動作する
ものである。100 is a central processing unit CPU, 200 is a main storage device, 3
00 is the input/output processor 10P, and 400 is the input/output side tilting device 10C. 10 is a signal line between the CPU 100 and the main storage device 200, 20 is a signal line between the CPU 100 and 10P
30 is a signal line between l0P300 and main storage device 200, 40 is a signal line between l0P300 and l0C
Uko real computer system 1 which is the signal line between 400
000 operates under the control of the overall system resources (CPU, main memory, input/output device) managed by the operating system (O8) on the main memory 200.

これに対して、仮想計算機システム（ＶＭＳ）での構成
図を第２図に示す。実計算機システム１０００は第１図
と、ハードウェア構成（ＣＰ　Ｕ。In contrast, FIG. 2 shows a configuration diagram of a virtual computer system (VMS). The actual computer system 1000 is shown in FIG. 1 and has a hardware configuration (CPU.

主記憶装置、入出力装置）は変らないが、主記憶装置２
００上に、ｖＭｓの制御プログラムＶＭＣＰ（又は単に
ＣＰともいう）が存在する点が異なる。The main storage device (main storage device, input/output device) remains the same, but the main storage device 2
The difference is that a vMs control program VMCP (or simply referred to as CP) exists on 00.

このＶＭＣＰのハードウェアシミュレーション機能によ
シ、＠理的な計算機（バーチャルマシン、ＶＭという）
が複数台論理的に実現される。各ＶＭ、即ち、１０００
　１（ＶＭＩ）、１０００　２（ＶＭ２　）、１００１
０００−３（Ｖは、実計算機システム（ホストシステム
と呼ぶ）１０００と同じハードウェア構成をもつものと
して論理的に実現される。The hardware simulation function of VMCP allows you to create a physical computer (called a virtual machine, VM).
is realized logically in multiple units. Each VM, i.e. 1000
1 (VMI), 1000 2 (VM2), 1001
000-3 (V is logically realized as having the same hardware configuration as the actual computer system (referred to as host system) 1000.

各ＶＭＯ主記憶装置２００−Ｎ（Ｎ＝１．　２．　３）
上には、各ＶＭｔ−制御し、動かす０８−Ｎが存在し、
この複数のＯ８が１台のホストシステムの下で同時に走
行していることを示すものである。第２図の各ＶＭにお
けるハードウェア構成（ＣＰ　Ｕ、主記憶装置、ＩＯＰ
、ｌ０Ｃ）は、ＶＭＣＰＩＩＣより論理的に実現される
ものであるが、それらの実体の大部分は、ホストシステ
ムの対応スるハードウェア構成上に存在する。例えば、
ＶＭＯ主記憶装置は、ホストシステムの主記憶装置２０
０の一部分を専有することもあシ、又、共有することも
アシ、又、ＶＭの入出力装置は、ホストシステムの入出
力装置ｔ−ＶＭ間で共有することもあシ、又、いくつか
の入出力装置を専有することもある。あるいは、ホスト
システム上に対応する入出力装置がなく、全く仮想的に
ＶＭＣＰによシ類似されて、実現される場合もある。い
ずれにせよ、各ＶＭ。Each VMO main storage device 200-N (N=1.2.3)
Above there are 08-Ns that control and operate each VMt,
This shows that the plurality of O8s are running simultaneously under one host system. The hardware configuration of each VM in Figure 2 (CPU, main storage, IOP
, 10C) are more logically realized than VMCPIIC, but most of their substance exists on the corresponding hardware configuration of the host system. for example,
The VMO main storage device is the main storage device 20 of the host system.
It is possible to exclusively own a part of 0, and it is also possible to share it. Also, the input/output device of the VM can be shared between the host system's input/output device t and VM. It may also monopolize the input/output devices. Alternatively, there is a case where there is no corresponding input/output device on the host system, and it is realized completely virtually, similar to VMCP. In any case, each VM.

主記憶装置２００−Ｎ（Ｎ＝１．２．３）上のＯ８から
は、ホストシステムと同様のハードウェア構成（ＣＰＵ
、主記憶装置ＩＯＰ、ｌ０Ｃ）が見えることになる。こ
こで、注意すべきは、各ＶＭのアーキテクチャ（Ｏ８か
らみたハードウェア構成及び機能）は、ホストシステム
１０００のアーキテクチャと多少違っても良いというこ
とである。同様に、ＶＭ間でアーキテクチャが異なって
もかまわない。例えば、ホストシステムの機械命令のセ
ットと、各ＶＭの機械命令のセットは、完全に同じでな
くても良い。しかし、全く異なるも（ＤＨｊ：、ＶＭＣ
Ｐの負荷が太きくなシ、又、ホストシステムのエミュレ
ーション機械が大キくなるので、本発明におけるＶＭＣ
Ｐの対象外とする。第２図では、ＶＭば３台しか定義し
ていないが、−１投には、何台あっても良く、その上限
は、ホストシステムのリソース容量と、各ＶＭの性能と
の兼ね合いで決定される。From O8 on the main storage device 200-N (N=1.2.3), the hardware configuration (CPU
, main memory IOP, l0C). It should be noted here that the architecture of each VM (hardware configuration and function from the perspective of O8) may be somewhat different from the architecture of the host system 1000. Similarly, VMs may have different architectures. For example, the host system's machine instruction set and each VM's machine instruction set may not be exactly the same. However, it is completely different (DHj:, VMC
Since the load on P is not heavy and the emulation machine of the host system is also large, VMC in the present invention is
Excluded from P. In Figure 2, only three VMs are defined, but there may be any number of VMs for -1 throw, and the upper limit is determined based on the resource capacity of the host system and the performance of each VM. Ru.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ここで、ホストシステムからページテーブルを無効にす
る命令が発行された場合、指定されたホストのエン）ｌ
Ｊｋ削除するだけでなく、そのホストエーントリに関連
する全てのゲストエントリを削除する必要がある。この
実現方法については、アイビーエム　ジャーナル　オプ
リサーチ　アンドデペロプメント（ＩＢＭ　Ｊｏｕｒｎ
ａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈａｎｄ　ｌ）ｅｖｅｌｏ
ｐｍｅｎｔ）第２７巻、第６号におけるＰ、Ｈ，ガム（
Ｇｕｍ）にょる“（システム／３７０　エクステンデド
　アーキテクチャ：ファシリテイーズ　７オー　バーチ
ャル　マシンズ（Ｓｙｓｔｅｍ／　３７０　Ｅｘｔｅｎ
ｄｅｄ　Ａｒｃｈｔｅｃｔｕｒｅ；ｐａｃｉｌｉｔｉｅ
ｓ　　ｆｏｒ　Ｖｉｒｔｕａｌ　Ｍａｃｈｉｎｅｓ）”
　と題する文献において論じられているようＫ、通常は
実ＴＬＢよシ全てのゲストエントリを削除しなければな
らない。この方法によると、削除する必要のないゲスト
ＴＬＢエントリも削除されてしまうので、ＴＬＢの使用
効率が下がり、仮想計算機システムの性能低下につなが
る。Here, if the host system issues an instruction to invalidate the page table, the specified host's en)l
In addition to deleting Jk, it is necessary to delete all guest entries related to that host entry. For information on how to achieve this, please refer to the IBM Journal
al of Re5archand l) evelo
pment) Volume 27, No. 6 P, H, Gum (
Virtual Machines (System/370 Exten
ded Architecture;
s for Virtual Machines)”
As discussed in the document entitled K, normally all guest entries in the real TLB must be deleted. According to this method, guest TLB entries that do not need to be deleted are also deleted, which reduces TLB usage efficiency and leads to a decrease in the performance of the virtual computer system.

本発明の目的は、ページテーブルエン）ｌ−無効にする
命令において、ＴＬＢの有効なエントリが削除されるの
を避けるととてより、ＴＬＢの使用効率を上げ、仮想計
算機システムの性能向上を計ることにある。An object of the present invention is to avoid deleting valid TLB entries in an instruction to invalidate a page table, thereby increasing the efficiency of TLB use and improving the performance of a virtual computer system. There is a particular thing.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の仮想計算機システムは、ＴＬＢ内に仮想計算機
識別子フィールドを保持し、仮想計算機識別子を指定し
てページテーブルエントリの無効ビットを１に設定する
無効化命令を備え、該無効化命令が発行された時に、ペ
ージテーブルエントリの無効ビットｆｅｌに設定すると
ともに、無効化命令によって指定された仮想計算機識別
子とＴＬＢ内の仮想計算機識別子フィールドが一致する
ＴＬＢエントリを削除する。The virtual machine system of the present invention retains a virtual machine identifier field in a TLB, and includes an invalidation instruction that specifies the virtual machine identifier and sets an invalidation bit of a page table entry to 1, and when the invalidation instruction is issued. When the invalidation bit fel of the page table entry is set, the TLB entry whose virtual machine identifier field in the TLB matches the virtual machine identifier specified by the invalidation instruction is deleted.

〔作用〕[Effect]

上述の如き構成によれば、ページテーブルエントリの無
効ビットを１に設定する無効化命令でＶＭｉｄｔ”指定
することによって、’［’ＬＢの特定のエントリのみを
削除することができる。According to the above-described configuration, by specifying "VMidt" in an invalidation instruction that sets the invalidation bit of a page table entry to 1, it is possible to delete only a specific entry of '['LB.

〔実施例〕〔Example〕

以下、本発明の実施例を第１図及び第３図によシ詳細に
説明する。Embodiments of the present invention will be described in detail below with reference to FIGS. 1 and 3.

第３図は１本発明によるページテーブルエントー久無効
ビットを１に設定する無効化命令の形式を示す説明図で
ある。記憶装置上の命令２０１は、０ｐ−Ｃｏｄｅとレ
ジスタＲ１及びＲ２を指定する。レジスタＲ，［１０１
）は、ページテーブルオリジンＣＰＴＯ）及び仮想計算
機識別子（ＶＭ−ｉｄ）の格納されている場所（２０２
）のアドレス（Ｘ）を保持する。レジスタＲ２（１０２
）は、仮想アドレスを保持する。無効化命令２０１が発
行された時、Ｒ１（１０１）で示されるＸ（２０２）内
のＰＴＯと％凡２　（１０２）内の仮想アドレスのペー
ジインデックス（ＰＸ）によって示されるページテーブ
ルエントリの無効ビットｔ−１に設定する。そして、Ｒ
１（１０１）で示さＡるＸ（２０２）内Ｑ：）　Ｖ　Ｍ
　−ｉ　ｄと一致するＴＬＢの該当エントリを削除する
。FIG. 3 is an explanatory diagram showing the format of an invalidation instruction for setting the page table long-term invalidation bit to 1 according to the present invention. Instruction 201 on the storage device specifies Op-Code and registers R1 and R2. Register R, [101
) is the page table origin CPTO) and the location where the virtual machine identifier (VM-id) is stored (202
) address (X) is held. Register R2 (102
) holds the virtual address. When the invalidation instruction 201 is issued, the invalidation bit of the page table entry indicated by the PTO in X (202) indicated by R1 (101) and the page index (PX) of the virtual address in %2 (102) Set to t-1. And R
Q in A (202) indicated by 1 (101):) V M
-id Delete the corresponding entry in the TLB that matches d.

第１図は１本発明によるＴＬＢのエントリを削除する装
置の構成図である。第４図の装置は、ページテーブルエ
ントリの内容を保持するレジスタ（絶対アドレス保持レ
ジスタ）１１０．命令で指定されたＶＭ−ｉｄを保持す
る１／ジスタ（ＶＭ−ｉｄ保持レジスタ）１１１．ＴＬ
Ｂエントリ選択機構１１２．ＴＬＢ１１３、ＴＬＢ無効
化機構１１４から構成される。絶対アドレス保持レジス
タ１１０には、命令で指定されたＰＴＯ及びＰＸで示さ
れるページテーブルエントリの内容が格納される。ＶＭ
−ｉｄ保持レジスタ１１１には、命令で指定されたＶＭ
ｉｄが格納される。ＴＬＢ１１３は、仮想アドレスフィ
ールド（ＶＡ）、　絶対アドレスフィールド（ＡＡ）、
仮想計算機識別子フィールド（ＶＭ−ｉｄ）、セグメン
トテーブル先頭アドレスフィールド（ＳＴＯ）、無効フ
ィールド（Ｉ）から構成される。FIG. 1 is a block diagram of an apparatus for deleting TLB entries according to the present invention. The apparatus shown in FIG. 4 includes a register (absolute address holding register) 110 . 1/register (VM-id holding register) 111 that holds the VM-id specified by the instruction. TL
B entry selection mechanism 112. It is composed of a TLB 113 and a TLB invalidation mechanism 114. The absolute address holding register 110 stores the contents of the page table entry indicated by PTO and PX specified by the instruction. V.M.
-id holding register 111 contains the VM specified by the instruction.
ID is stored. TLB113 has a virtual address field (VA), an absolute address field (AA),
It consists of a virtual machine identifier field (VM-id), a segment table start address field (STO), and an invalid field (I).

第１図の動作は以下の通シである。絶対アドレス保持レ
ジスタ１１０とＶＭｉｄ保持レジスタ１１１は、ＴＬＢ
エントリ選択機構１１２の入力となる。ＴＬＢエントリ
選択機構１１２は、絶対アドレス保持レジスタ１１０の
内容とＴＬＢ１１３内のＡＡフィールドが一致するＴＬ
Ｂエントリ。The operation of FIG. 1 is as follows. The absolute address holding register 110 and the VMid holding register 111 are TLB
This serves as an input to the entry selection mechanism 112. The TLB entry selection mechanism 112 selects a TL whose AA field in the TLB 113 matches the contents of the absolute address holding register 110.
B entry.

及びｖＭ−ｉｄ保持レジスタ１１１の内容とＴＬＢ１１
３内ＯＶＭ　　ｔａミツイールドカーするＴＬＢエン）
　リを選択する。ＴＬＢ無効化機構１１４は。and the contents of the vM-id holding register 111 and the TLB 11
3 OVM ta mitsu yield car TLB en)
Select li. The TLB invalidation mechanism 114 is.

ＴＬＢエントリ選択機構１１２によって選択され＊ＴＬ
Ｂ二ントリントリイールド１ｃ１ｆ：設定する。The *TL selected by the TLB entry selection mechanism 112
B two-lint reyield 1c1f: Set.

ＴＬＢ１１３のエフイールドを１に設定することにより
、ＴＬＢエントリが無効となりＴＬＢエントリが削除さ
れたごとになる。By setting the field of the TLB 113 to 1, the TLB entry becomes invalid and the TLB entry is deleted.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ページテーブルエントリの無効ピッ）
ｔ−１に設定する無効化命令でＶ　Ｍ　−ｉ　ｄを指定
することによって、ＴＬＢの％定のエントリのみを削除
することができ、ＴＬＢの使用効率を上げ＝ＶＭＳの性
能を向上させることが可能と々る。本発明のシステムは
ＴＬＢ内にｖＭの情報が存在していることがＶＭＳ全体
の性能に大きく影響する場合に、特に有効である。According to the invention, an invalid page table entry
By specifying V M -id in the invalidation instruction set to t-1, it is possible to delete only a certain number of entries in the TLB, increasing the TLB usage efficiency and improving the performance of the VMS. Possible. The system of the present invention is particularly effective when the presence of vM information in the TLB greatly affects the performance of the entire VMS.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるＴＬＢのエントリを削除する装置
の構成図、第２図は仮想計算機システム（ＶＭＳ）のブ
ロック図、第３図は本発明によるページテーブルエント
リの無効ビットを１に設定する無効化命令の形式を示す
説明図、第４図は通常のＯ８による実計算機システムの
ブロック図である。 １０００・・・実計算機システム、１００・・・ＣＰＵ
。 １００−Ｎ・・・ＣＰＵＮ　　Ｎ＝１．　２．　３．・
・、・２００・・・主記憶装置、２００−Ｎ・・・ＶＭ
−Ｎの主記憶装ｅ　（Ｎ＝　１．　２．　３．　・）　
、　３００・・・入出カプロ−！＝ニア？Ｉ　ＯＦ、　
３００−Ｎ・・・ＶＭ−ＮＯＩ　ＯＦ（論理的なもの）
、４００・・・人出力制御装置ｌ０Ｃ４００−Ｎ・ＶＭ
−Ｎ　（Ｎ＝１．２．３．−）（７）ＩＯＣ，１０・・
・ＣＰＵ−主記憶装置間インタフェース、２０・・・Ｃ
ＰＵ−ｌｏＰ間インタフェース、３０・・・ｌ０Ｐ−主
記憶装置間インタフェース、４０・・・ｌ０Ｐ−ＩＯＣ
間インタフェース、１０１・・・レジスタ（ＦＬＩ）、
１０２・・・レジスタ（Ｒ，２）、２０１−・・無効化
命令、２Ｑ２・　ＰＴＯｌＶＭ−ｉｉｄ格納エリア、１
１０・・・絶対アドレス保持レジスタ％　１１１・・・
ＶＭ−ｉｄ保持レジスタ、１１２・・・ＴＬＢエントリ
選択機構、１１３・・・ＴＬＢ、１１４・・・ＴＬＢ無
効化機構。 ￥３１　図 １／ρ 寄　Ｚ　囲Fig. 1 is a block diagram of a device for deleting TLB entries according to the present invention, Fig. 2 is a block diagram of a virtual machine system (VMS), and Fig. 3 is a configuration diagram of a device for deleting a TLB entry according to the present invention. FIG. 4, which is an explanatory diagram showing the format of the invalidation instruction, is a block diagram of an actual computer system using a normal O8. 1000...actual computer system, 100...CPU
. 100-N...CPUN N=1. 2. 3.・
・,・200...Main storage device, 200-N...VM
-N main memory e (N= 1. 2. 3. ・)
, 300... Kapuro in and out! =Nia? I OF,
300-N...VM-NOI OF (logical)
, 400...Person output control device l0C400-N・VM
-N (N=1.2.3.-) (7) IOC, 10...
・CPU-main storage interface, 20...C
PU-loP interface, 30...10P-main storage interface, 40...10P-IOC
interface, 101... register (FLI),
102...Register (R, 2), 201-...Invalidation instruction, 2Q2/PTOlVM-iid storage area, 1
10...Absolute address holding register% 111...
VM-id holding register, 112...TLB entry selection mechanism, 113...TLB, 114...TLB invalidation mechanism. ￥31 Figure 1/ρ

Claims (1)

【特許請求の範囲】[Claims] １、少なくとも１つのオペレーティング・システムを１
つの実計算機上で同時に動作させる管理プログラムを備
え、ＴＬＢを備えて仮想記憶方式のもとで動作するＴＬ
Ｂを有する仮想計算機システムにおいて、該ＴＬＢの各
エントリは無効フィールド、セグメント・テーブル先頭
アドレス・フィールド、仮想アドレス・フィールド、絶
対アドレス・フィールド、及び仮想計算機識別子フィー
ルドを保持し、ページ・テーブル先頭アドレス、仮想ア
ドレスのページインデックス部、及び仮想計算機識別子
を指定してページ・テーブル・エントリの無効ビットを
１に設定する無効化命令を備え、該無効化命令によつて
指定された仮想計算機識別子と該ＴＬＢ内の仮想計算機
識別子フィールドが一致し、さらに該無効化命令によつ
て指定されたページ・テーブル先頭アドレス及び仮想ア
ドレスのページインデックス部で示されるページ・テー
ブル・エントリの内容と該ＴＬＢ内の絶対アドレス・フ
ィールドが一致する、ＴＬＢエントリを選択する手段を
備え、該無効化命令が発行された時に、ページ・テーブ
ル先頭アドレス及び仮想アドレスで示されるページ・テ
ーブル・エントリの無効ビットを１に設定すると共に、
該選択手段によつて選択されたＴＬＢの該当エントリを
削除することを特徴とする仮想計算機システム。1. At least one operating system
A TL that is equipped with a management program that runs simultaneously on two real computers, is equipped with a TLB, and operates under a virtual memory system.
In a virtual machine system having B, each entry of the TLB holds an invalid field, a segment table start address field, a virtual address field, an absolute address field, and a virtual machine identifier field, and the page table start address, A page index part of a virtual address and an invalidation instruction that specifies a virtual machine identifier and sets an invalid bit of a page table entry to 1, and the virtual machine identifier specified by the invalidation instruction and the TLB. The contents of the page table entry indicated by the page index part of the page table start address and virtual address specified by the invalidation instruction and the absolute address in the TLB match.・Equipped with means for selecting a TLB entry whose fields match, and when the invalidation instruction is issued, sets the invalidation bit of the page table entry indicated by the page table start address and virtual address to 1, and ,
A virtual computer system characterized in that the corresponding entry of the TLB selected by the selection means is deleted.