JPS62293595A - Associative memory cell - Google Patents
Associative memory cellInfo
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、連想記憶装置に使用する連想メモリセルに関
するものである。Detailed Description of the Invention 3. Detailed Description of the Invention (Field of Industrial Application) The present invention relates to an associative memory cell used in an associative memory device.
（従来の技術）
第３図は従来の連想メモリセルの回路構成を示す回路図
である。同図において、２１．２２はインバータ、２３
．２４．２５．２６．２７はＮチャンネルＭＯＳＦＥＴ
、２８．２９はビット線、３０．３１は記憶データ。(Prior Art) FIG. 3 is a circuit diagram showing the circuit configuration of a conventional content addressable memory cell. In the same figure, 21.22 is an inverter, 23
．． 24.25.26.27 are N-channel MOSFETs
, 28.29 are bit lines, and 30.31 are storage data.
３２は１ビツト毎の比較結果出力、３３はワード毎の比
較結果出力、３４はワード線である。32 is a comparison result output for each bit, 33 is a comparison result output for each word, and 34 is a word line.
連想メモリセルの書き込み動作は、書き込みデータをビ
ット線２８．２９に転送したのち、ワード線３４をＩＩ
Ｈ”レベルにすることで連想メモリセルの選択を行ない
、ＮチャンネルＭＯＳ Ｆ Ｅ Ｔ２３．２４を通して
記憶データ３０．３１に転送される。ワード線３４をｒ
ｔＬ”レベルにしたとき、インバータ２１．２２がフリ
ップフロップを構成しているので書き込みデータは保持
される。In the write operation of the content addressable memory cell, after the write data is transferred to the bit lines 28 and 29, the word line 34 is transferred to II.
The associative memory cell is selected by setting the word line 34 to r
When the level is set to tL'', the write data is held because the inverters 21 and 22 constitute a flip-flop.
比較動作は、連想メモリセルに書き込みデータが記憶さ
れているときに行なわれ、ビット線２８゜２９に比較し
たいデータを転送する。ビット線２８゜２９のデータと
各ワードに記憶されている記憶データ３０．３１とは、
同時に比較されて、たとえばビット線２８が“Ｈｒｅレ
ベル（ビット線２９が“Ｌ”レベル）で記憶データ３０
が１１ Ｈｈｐｌレベル記憶データ３１が１１ Ｌ Ｉ
ｔレベル）ならば、ＮチャンネルＭＯＳＦＥＴ２５は非
導通状態となるが、ＮチャンネルＭＯＳＦＥＴ２６は導
通状態となり、１ビツトの比較結果の出力３２がビット
線２９と等しく １４ Ｌ ＃ｊレベルとなる。また、
ビット線２８がｒｒＨ”レベル（ビット線２９がｒｔ
Ｌ ＋ｌレベル）で記憶データ３０が“Ｌ”レベル（記
憶データ３１がｒｒＨ”レベル）ならば、Ｎチャンネル
ＭＯＳＦＥＴ２５は導通状態となり、ＮチャンネルＭＯ
ＳＦＥＴ２６は非導通状態となって、１ビツトの比較結
果出力３２はビット線２８と等しく“Ｈ７ルベルとなる
。The comparison operation is performed when write data is stored in the content addressable memory cell, and the data to be compared is transferred to the bit lines 28 and 29. The data on the bit lines 28°29 and the stored data 30.31 stored in each word are as follows.
For example, when the bit line 28 is at the "Hre" level (the bit line 29 is at the "L" level), the stored data 30 is compared at the same time.
is 11 Hhpl level storage data 31 is 11 L I
t level), the N-channel MOSFET 25 becomes non-conductive, but the N-channel MOSFET 26 becomes conductive, and the output 32 of the 1-bit comparison result is equal to the bit line 29 and becomes the 14 L #j level. Also,
The bit line 28 is at the rrH” level (the bit line 29 is at the rt
If the stored data 30 is at the "L" level (the stored data 31 is at the rrH" level), the N-channel MOSFET 25 becomes conductive, and the N-channel MOSFET 25 becomes conductive.
The SFET 26 becomes non-conductive, and the 1-bit comparison result output 32 is equal to the bit line 28 and becomes the "H7 level."
すなわち、ビット線のデータと記憶データが一致すれば
、１ビツトの比較結果出力３２はＨＬ Ｉ＋レベルとな
り、不一致ならば１ビツトの比較結果出力３２は“ＨＴ
ｔレベルとなる。That is, if the data on the bit line and the stored data match, the 1-bit comparison result output 32 becomes the HL I+ level, and if they do not match, the 1-bit comparison result output 32 becomes "HT
It becomes t level.
これにより、不一致ならばＮチャンネルＭＯＳＦＥＴ２
７が導通状態となるため、ワード毎の比較結果出力３３
はｒｔＬ”レベルになり、一致ならば、ＮチャンネルＭ
ＯＳＦＥＴ２７が非導通状態になるためワード単位の比
較結果出力３３に影響を与えない。As a result, if there is a mismatch, N-channel MOSFET2
7 becomes conductive, the comparison result output 33 for each word
becomes rtL” level, and if they match, N channel M
Since the OSFET 27 becomes non-conductive, it does not affect the comparison result output 33 in units of words.
すなわち、ワード単位の比較結果出力３３は比較動作の
前にあらかじめＬＩＨ”レベルにプリチャージしておき
、入力データと記憶データの比較動作を行なうが、１ビ
ツトでも不一致なビットがあれば。That is, the word-by-word comparison result output 33 is precharged to LIH'' level before the comparison operation, and the input data and stored data are compared, but if there is even one bit that does not match.
ＮチャンネルＭＯＳＦＥＴ２７が導通状態となるためワ
ード単位の比較結果出力３３は７１ Ｌ １１レベルに
下がり、ワード単位ですべてのビットが一致した場合に
だけ各ビットの連想メモリセルのＮチャンネルＭＯＳＦ
ＥＴ２７が非導通状態になるため、比較結果出力３３は
プリチャージの“Ｈ”レベルを保持する。Since the N-channel MOSFET 27 becomes conductive, the comparison result output 33 in word units falls to the 71L11 level, and only when all bits match in word units, the N-channel MOSFET of the associative memory cell of each bit is activated.
Since the ET27 becomes non-conductive, the comparison result output 33 maintains the precharge "H" level.
このように、比較動作を行なうごとに毎サイクルワード
単位の比較結果出力３３の充放電をしなければならない
ため消費全力が大きくなる。In this way, each time a comparison operation is performed, the comparison result output 33 must be charged and discharged in units of words every cycle, which increases the power consumption.
（発明が解決しようとする問題点）
従来の連想メモリセルでは、比較動作時において、各ワ
ード単位での比較結果の出力は毎サイクルごとに充放電
を繰り返すために消費電力の増大を招いている。また、
連想メモリの大容量化にともなって、消費電力が大きく
なる欠点があった。(Problems to be Solved by the Invention) In conventional associative memory cells, during comparison operations, the output of comparison results in units of words is repeatedly charged and discharged every cycle, resulting in an increase in power consumption. . Also,
As the capacity of associative memory increases, it has the disadvantage of increasing power consumption.
本発明の目的は、従来の欠点を解消し、比較動作時に低
消費電力化がはかられている連想メモリセルを堤供する
ことである。SUMMARY OF THE INVENTION An object of the present invention is to provide an associative memory cell which eliminates the drawbacks of the conventional art and which consumes less power during a comparison operation.
（問題点を解決するための手段）
本発明の連想メモリセルは、第１および第２の記憶節点
を有するフリップフロップと、第１．第２、第３．第４
および第５のＮチャンネルＭＯＳＦＥＴを有し、第１お
よび第２のＮチャンネルＭＯＳＦＥＴのゲートを第１の
ワード線に接続し、第１および第３のＮチャンネルＭＯ
ＳＦＥＴのドレインを第１のビット線に接続し、第２お
よび第４のＮチャンネルＭＯＳＦＥＴのドレインを第２
のビット線に接続し、第１のＮチャンネルＭＯＳＦＥＴ
のソースと、第４のＮチャンネルＭ ＯＳ ＦＥＴの、
ゲートをフリップフロップの第１の記憶節点に接続し、
第２のＮチャンネルＭＯＳＦＥＴのソースと第３のＮチ
ャンネルＭＯＳＦＥＴのゲートをフリップフロップの第
２の記憶節点に接続し。(Means for Solving the Problems) An associative memory cell of the present invention includes a flip-flop having first and second storage nodes; 2nd, 3rd. Fourth
and a fifth N-channel MOSFET, the gates of the first and second N-channel MOSFETs are connected to the first word line, and the gates of the first and second N-channel MOSFETs are connected to the first word line.
The drain of the SFET is connected to the first bit line, and the drain of the second and fourth N-channel MOSFET is connected to the second bit line.
connected to the bit line of the first N-channel MOSFET
and a fourth N-channel MOS FET.
connecting the gate to the first storage node of the flip-flop;
The source of the second N-channel MOSFET and the gate of the third N-channel MOSFET are connected to a second storage node of the flip-flop.
第５のＮチャンネルＭＯＳＦＥＴのゲートと第３および
第４のＮチャンネルＭＯＳＦＥＴのソースを共通接続し
、第５のＮチャンネルＭＯＳＦＥＴのソースを第２のワ
ード線に接続し、第５のＮチャンネルＭＯＳＦＥＴのド
レインを一致検出信号とするものである。The gate of the fifth N-channel MOSFET and the sources of the third and fourth N-channel MOSFETs are commonly connected, the source of the fifth N-channel MOSFET is connected to the second word line, and the source of the fifth N-channel MOSFET is connected to the second word line. The drain is used as a coincidence detection signal.
また第１のワード線をフリップフロップのデータ書き込
み時に選択するものであり、さらに第２のワード線を一
致検出時にだけ選択するものである。Further, the first word line is selected when data is written to the flip-flop, and the second word line is selected only when a match is detected.
（作 用）
本発明は、上記の構成により、書き込み動作時に第１の
ワード線によって書き込みデータを記憶し、比較動作時
に第２のワード線によって入力データと記憶手段の記憶
データとの比較をおこない、不一致ならば第２のワード
線の電位を比較結果の出力に転送し、一致ならば第２の
ワード線の電位を比較結果の出力に転送せず高インピー
ダンス状態にするように動作させて、比較動作時に選択
されたワード線の連想メモリセルだけを動作させるため
に、低消費電力化をはかることができる。(Function) With the above configuration, the present invention stores write data through the first word line during a write operation, and compares input data with data stored in the storage means through a second word line during a comparison operation. , if there is a mismatch, the potential of the second word line is transferred to the output of the comparison result, and if there is a match, the potential of the second word line is not transferred to the output of the comparison result and is operated to be in a high impedance state, Since only the associative memory cells of the word line selected during the comparison operation are operated, power consumption can be reduced.
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する。(Example) An example of the present invention will be described based on FIGS. 1 and 2.
第１図は本発明の連想メモリセルの回路図である。同図
において、１，２はインバータ、３，４゜５．６．７は
ＮチャンネルＭＯＳＦＥＴ、８，９はビット線、１０．
１１は記憶データ、１２は１ビツト毎の比較結果出力、
１３はワード毎の比較結果出力。FIG. 1 is a circuit diagram of an associative memory cell of the present invention. In the figure, 1 and 2 are inverters, 3 and 4°5.6.7 are N-channel MOSFETs, 8 and 9 are bit lines, and 10.
11 is stored data, 12 is comparison result output for each bit,
13 is a comparison result output for each word.
１４は書き込み動作時のワード線、１５は比較動作時の
ワード線である。14 is a word line during a write operation, and 15 is a word line during a comparison operation.
連想メモリセルの書き込み動作は、書き込みデータをビ
ット線８，９に転送したのち、ワード線１４を”Ｈ”レ
ベルにすることでＮチャンネルＭＯＳＦＥＴ３．４を導
通状態にして、ビット線８，９の書き込みデータを記憶
データ１０．１１に転送する。In the write operation of the content addressable memory cell, after the write data is transferred to the bit lines 8 and 9, the word line 14 is set to "H" level to turn on the N-channel MOSFET 3.4, and the bit lines 8 and 9 are turned on. Transfer the write data to the storage data 10.11.
インバータ１，２がフリップフロップを構成しているた
め、ワード線１５を゛′Ｌ″レベルにしたときも、書き
込みデータが記憶されて、記憶データは保持される。Since the inverters 1 and 2 constitute a flip-flop, the write data is stored even when the word line 15 is set to the "L" level, and the stored data is retained.
次に連想メモリセルの比較動作について説明する。比較
動作は、連想メモリセルに書き込みデータが記憶されて
いるときに行なわれる。まず、ワード単位の比較結果の
出力１３をあらかじめ所定の電位（たとえば電源電圧付
近）にプリチャージする。Next, a comparison operation of content addressable memory cells will be explained. The comparison operation is performed when write data is stored in the content addressable memory cell. First, the output 13 of the comparison result in word units is precharged to a predetermined potential (for example, near the power supply voltage).
プリチャージ動作が終了すると、比較したい入力データ
をビット線８，９に転送する。入力データをビット線８
，９に転送する際、入力データの一部をデコードして第
２のワード線１５の選択を行なう。たとえば、第２のワ
ード線１５を、選択状態ならばＩＩＬ″ルベル、非選択
状態ならば“Ｈ”レベルとなるようにする。入力データ
がビット線８，９に転送されると、各連想メモリセルで
は、記憶データ１０．１１と比較が行なわれる。たとえ
ば、記憶データ１０が“Ｈｎレベル（記憶データ１１が
“Ｌ″レベルとし、入力データのビット線８がＩＩＨ”
レベル（ピッ１−線９が′″Ｌ ＩＩレベル）の場合に
ついて説明する。When the precharge operation is completed, input data to be compared is transferred to bit lines 8 and 9. Input data to bit line 8
, 9, part of the input data is decoded to select the second word line 15. For example, if the second word line 15 is in the selected state, the level is set to "IIL", and if it is in the non-selected state, the second word line 15 is set to the "H" level. When input data is transferred to the bit lines 8 and 9, each associative memory In the cell, a comparison is made with the stored data 10.11.For example, the stored data 10 is set to "Hn level" (the stored data 11 is set to "L" level, and the input data bit line 8 is set to "IIH" level).
The case where the level (Pitch 1-line 9 is ''L II level) will be explained.
記憶データ１０がＩｔ Ｈｌｊレベルであるため、Ｎチ
ャンネルＭＯＳＦＥＴ６は導通状態となり、Ｎチャンネ
ルＭＯＳＦＥＴ５は非導通状態となるため、１ビツトの
比較結果出力１２はビット線９の電位が転送されるため
、比較結果出力１２は“Ｌ ＩＩとなる。Since the stored data 10 is at the It Hlj level, the N-channel MOSFET 6 becomes conductive, and the N-channel MOSFET 5 becomes non-conductive. Therefore, the comparison result output 12 of 1 bit is the potential of the bit line 9, so the comparison is The result output 12 becomes "L II".
１ビツトの比較結果出力１２が″Ｌ′″レベルならば。If the 1-bit comparison result output 12 is at the "L" level.
ＮチャンネルＭＯＳＦＥＴ７は非導通状態となり。N-channel MOSFET 7 becomes non-conductive.
第２のワード線１５の電位ｄｉ Ｌ ＩＩレベルはワー
ド単位の比較結果出力１３に転送されない。各ビット毎
にすへて一致した場合には、ワード単位の比較結果出力
１３には第２のワード線１５のＩＩ Ｌ １１レベルが
転送されないためプリチャージ時の電位を保持して１１
ＨＩ＋レベルとなり、ワード単位の一致を検出する。The potential di L II level of the second word line 15 is not transferred to the comparison result output 13 in units of words. When each bit has completely matched, the II L 11 level of the second word line 15 is not transferred to the word-by-word comparison result output 13, so the potential at the time of precharging is held and the 11
It becomes HI+ level, and word-by-word matching is detected.
次に、記憶データ１０がＩｔ Ｌ １１レベル（記憶デ
ータ１１が“ＨＩＩレベル）とし、入力データ８がＩＪ
Ｈ”レベル（入力データ９が１１ Ｌ ７ルベル）の場
合について説明する。記憶データ１０がｒｒ Ｌ ｒｒ
レベルであるため。Next, the stored data 10 is set to the It L 11 level (the stored data 11 is the "HII level"), and the input data 8 is set to the IJ level.
The case where the input data 9 is 11 L 7 levels will be explained. The stored data 10 is rr L rr.
Because the level.
ＮチャンネルＭＯＳＦＥＴ５は導通状態となり、Ｎチャ
ンネルＭＯＳＦＥＴ６は非導通状態となるため、１ビツ
トの比較結果出力１２はビット線８の電位が転送される
ため、比較結果出力１２はＩＩＨ”レベルとなる。１ビ
ツトの比較結果出力１２が１１ Ｈ１ルベルならばＮチ
ャンネルＭＯＳＦＥＴ７は導通状態となり、第２のワー
ド線１５の電位１１ Ｌ Ｉ＋レベルはワード単位の比
較結果出力１３に転送されて、比較結果出力１３はＩＩ
Ｌ″ルベルとなり、一致しない場合はｕＬ”レベルとな
る。Since the N-channel MOSFET 5 becomes conductive and the N-channel MOSFET 6 becomes non-conductive, the potential of the bit line 8 is transferred to the 1-bit comparison result output 12, so the comparison result output 12 becomes the IIH" level.1 If the bit comparison result output 12 is 11H1 level, the N-channel MOSFET 7 becomes conductive, and the potential 11L I+ level of the second word line 15 is transferred to the word-by-word comparison result output 13, and the comparison result output 13 becomes II
If they do not match, the level becomes uL.
すなわち、ワード単位の比較結果出力１３は、一致した
場合はＩＩ Ｈ７９レベルとなり、一致しない場合は“
Ｌ”レベルとなる。In other words, the word-by-word comparison result output 13 will be at the II H79 level if they match, and “
It becomes L” level.
次に、第２のワード線１５が非選択状態の場合について
説明する。第２のワード線１５は非選択状態では、１１
ＨＩＩレベルとなる。非選択状態のワード単位の比較
結果出力１３は、一致した場合はプリチャージの電位を
保持して′Ｈ”レベルとなり、一致しない場合は第２の
ワード線１５の電位を転送するため“ＨＩｔレベルとな
る。Next, a case where the second word line 15 is in a non-selected state will be described. In the non-selected state, the second word line 15 is 11
It becomes HII level. The non-selected word-by-word comparison result output 13 holds the precharge potential and goes to 'H' level if they match, and goes to 'HIt level' to transfer the potential of the second word line 15 if they do not match. becomes.
すなわち、非選択状態のワード単位の比較結果出力１３
は、一致、不一致にかかわらず１１ Ｈ７ルベルとなる
。That is, the word-by-word comparison result output 13 in the non-selected state
will be 11 H7 rubel regardless of whether it is a match or a mismatch.
第２図は本発明の連想メモリセルを使用した場合の連想
メモリの回路構成を示している。FIG. 2 shows a circuit configuration of an associative memory using the associative memory cell of the present invention.
同図において１６はＮビットを１ワードとする連想メモ
リセルアレイ、１７は第１のワード線１４および第２の
ワード線１５を生成するデコーダ、１８は各ワードごと
の比較結果出力１３を増幅するセンスアンプ、１９は各
ワード単位の比較結果出力１３を所定の電位にプリチャ
ージするプリチャージ回路である。In the figure, 16 is an associative memory cell array with N bits as one word, 17 is a decoder that generates the first word line 14 and second word line 15, and 18 is a sense that amplifies the comparison result output 13 for each word. An amplifier 19 is a precharge circuit that precharges the comparison result output 13 in units of words to a predetermined potential.
センスアンプ１８は第２のワード線１５が選択状態（Ｉ
Ｉ Ｌ １１レベル）ならば、ワード単位の比較結果出
力１３を増幅して、連想メモリセルアレイ１６に一致す
る記憶データが存在することを検出する信号２０に転送
される６−力筒２のワード線１５が非選択状態（ＩＩ
ＨＩＩレベル）ならば、センスアンプ１８の出力を高イ
ンピーダンス状態にする。このように、第２のワード線
１５を設けることでセンスアンプ１８の動作状態を決定
するとともに、動作状態にあるセンスアンプ１８が１個
だけであるため、比較動作時の低消費電力化をはかるこ
とができる。The sense amplifier 18 is activated when the second word line 15 is in the selected state (I
I L 11 level), the word line comparison result output 13 in units of words is amplified and transferred to the signal 20 that detects the presence of matching storage data in the content addressable memory cell array 16. 15 is in the unselected state (II
HII level), the output of the sense amplifier 18 is placed in a high impedance state. In this way, by providing the second word line 15, the operating state of the sense amplifier 18 is determined, and since only one sense amplifier 18 is in the operating state, power consumption during comparison operation is reduced. be able to.
（発明の効果）
本発明によれば、連想メモリの比較動作時の大幅な低消
費電力化がはかれて、連想メモリの大容量化が可能とな
り、実用上の効果は大である。(Effects of the Invention) According to the present invention, the power consumption during the comparison operation of the associative memory can be significantly reduced, and the capacity of the associative memory can be increased, so that the practical effects are great.
第１図は本発明の一実施例における連想メモリセルの回
路図、第２図は本発明の連想メモリセルを用いて構成し
た連想記憶装置の回路図、第３図は従来の連想メモリセ
ルの回路図である。
１．２・・・インバータ、 ３，４，５，６゜７ ・
ＮチャンネｊＬ／ＭＯＳＦＥＴ、 ８．９・・・ビッ
ト線、 １０．１１・・・記憶データ、 １２・・・１
ビツト毎の比較結果出力、 １３・・・ワード毎の比較
結果出力、 １４．１５・・・ワード線、１６・・・連
想メモリセルアレイ、 １７・・・デコーダ、 １８・
・・センスアンプ、 １９・・・プリチャージ回路、２
０・・・信号。
特許出願人 松下電器産業株式会社
第１図
１４．１５−・・７−ド爪艮
第３図FIG. 1 is a circuit diagram of an associative memory cell according to an embodiment of the present invention, FIG. 2 is a circuit diagram of an associative memory device constructed using the associative memory cell of the present invention, and FIG. 3 is a circuit diagram of a conventional associative memory cell. It is a circuit diagram. 1.2...Inverter, 3,4,5,6゜7・
N-channel jL/MOSFET, 8.9...Bit line, 10.11...Stored data, 12...1
Comparison result output for each bit, 13... Comparison result output for each word, 14.15... Word line, 16... Content addressable memory cell array, 17... Decoder, 18.
...Sense amplifier, 19...Precharge circuit, 2
0...Signal. Patent applicant: Matsushita Electric Industrial Co., Ltd. Figure 1
Claims (2)
ップと、第１、第２、第３、第４および第５のＮチャン
ネルＭＯＳＦＥＴを有し、前記第１および第２のＮチャ
ンネルＭＯＳＦＥＴのゲートを第１のワード線に接続し
、前記第１および第３のＮチャンネルＭＯＳＦＥＴのド
レインを第１のビット線に接続し、前記第２および第４
のＮチャンネルＭＯＳＦＥＴのドレインを第２のビット
線に接続し、前記第１のＮチャンネルＭＯＳＦＥＴのソ
ースと、前記第４のＮチャンネルＭＯＳＦＥＴのゲート
を、前記フリップフロップの第１の記憶節点に接続し、
前記第２のＮチャンネルＭＯＳＦＥＴのソースと、前記
第３のＮチャンネルＭＯＳＦＥＴのゲートを、前記フリ
ップフロップの第２の記憶節点に接続し、前記第５のＮ
チャンネルＭＯＳＦＥＴのゲートと、前記第３および第
４のＮチャンネルＭＯＳＦＥＴのソースを共通接続し、
前記第５のＮチャンネルＭＯＳＦＥＴのソースを第２の
ワード線に接続し、前記第５のＮチャンネルＭＯＳＦＥ
Ｔのドレインを一致検出信号とすることを特徴とする連
想メモリセル。(1) A flip-flop having first and second storage nodes, and first, second, third, fourth, and fifth N-channel MOSFETs; gates connected to a first word line, drains of the first and third N-channel MOSFETs connected to the first bit line, and drains of the second and fourth N-channel MOSFETs connected to the first bit line;
A drain of an N-channel MOSFET is connected to a second bit line, and a source of the first N-channel MOSFET and a gate of the fourth N-channel MOSFET are connected to a first storage node of the flip-flop. ,
The source of the second N-channel MOSFET and the gate of the third N-channel MOSFET are connected to a second storage node of the flip-flop;
Commonly connecting the gate of the channel MOSFET and the sources of the third and fourth N-channel MOSFETs,
The source of the fifth N-channel MOSFET is connected to the second word line, and the source of the fifth N-channel MOSFET is connected to the second word line.
An associative memory cell characterized in that the drain of T is used as a coincidence detection signal.
込み時に選択することを特徴とする特許請求の範囲第（
１）項記載の連想メモリセル。（３）第２のワード線を
一致検出時にだけ選択することを特徴とする特許請求の
範囲第（２）項記載の連想メモリセル。(2) The first word line is selected when data is written into the flip-flop.
The associative memory cell described in section 1). (3) The content addressable memory cell according to claim (2), wherein the second word line is selected only when a match is detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504386A JPS62293595A (en) | 1986-06-12 | 1986-06-12 | Associative memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504386A JPS62293595A (en) | 1986-06-12 | 1986-06-12 | Associative memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293595A true JPS62293595A (en) | 1987-12-21 |
Family
ID=15142602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13504386A Pending JPS62293595A (en) | 1986-06-12 | 1986-06-12 | Associative memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293595A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446685A (en) * | 1993-02-23 | 1995-08-29 | Intergraph Corporation | Pulsed ground circuit for CAM and PAL memories |
| US5490102A (en) * | 1994-06-15 | 1996-02-06 | Intel Corporation | Low capacitance content-addressable memory cell |
-
1986
- 1986-06-12 JP JP13504386A patent/JPS62293595A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446685A (en) * | 1993-02-23 | 1995-08-29 | Intergraph Corporation | Pulsed ground circuit for CAM and PAL memories |
| US5490102A (en) * | 1994-06-15 | 1996-02-06 | Intel Corporation | Low capacitance content-addressable memory cell |
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