JPS62289778A - 高速ｍｏｓ素子の試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は集積回路素子の自動試験装置、さらに詳しく言
えば高速ＨＯ３被試験素子を素子試験器の試験回路に接
続する回路構成に関するものである。

集積回路素子用の試験器において、被試験素子からの出
力信号を長さ約１２．７導ｍないし５０ｃｔｎ　（５イ
ンヂないし２０インチ）の伝送路に通過させてその出力
応答で判定するが、該素子の性能をこの種のテスタによ
ってモニタする際に試験器に印加すべさ化量波形は該素
子の出力信号波形と合致ざＵる必要がある。さらに該素
子と前記試験器間に低抵抗の電流路を設けて該素子の定
常性能をパラメ１−リック試験（該素子に対して電圧を
与え、それに伴う漏れ電流をモニタするなど）によって
しニタすることが好ましい。

しかし通常の素子試験器および一定長の伝送路を用いて
素子を試験する場合に若干の問題が発生する。すなわち
一つの問題点として、前記伝送路の出力端がその特性イ
ンピーダンスで成端されでいないことが多く、このため
に試験器に入る信号がリンギングを起すことである。こ
のリンギングが過大のとき素子試験器が疑似信号遷移を
検知したり、さらに、信号の反射作用により被試験素了
の作動が干渉されることがある。また別の問題点として
、伝送路のインピーダンスが反対に過小のとき該素子の
過励撮が生じる。

添付図面の実施例に示す本発明の回路は特性測定専用の
素子を素子テスタの試験回路に接続する回路構成を提供
するものであって、第１実施例はその入力端を該素子と
結合させると共に出力端を前記素子テスタに接続させる
ことにより該素子とテスタ間に直流路を形成する第１導
体に加えて伝トス性の第１シールド線を有する第１伝送
路と、第２導体と第２シールド線とを有し、かつ前記第
１伝送路の入力端と出力端にそれぞれ結合した第２伝送
路であって、該入力端において第２導体を第１シールド
線に接続させると共に第２シールド線を接地さゼ、さら
に該素子に発生した出力信号が第１導体の入力端に印加
されると、第１伝送路と第２伝送路の直列インピーダン
スの作用により、第１導体と第２導体の各入力端に第１
瞬間信号と第２瞬間信号とをそれぞれ発生させるように
した第２伝送路とを具備する。更に本発明の第１実施例
は第１伝送路に結合されて第１シールド線と第２力体の
各入力９ν、：の共通接続と接地間にインダクタンスを
形成する変圧器装置と、第１伝送路と第２伝送路を成仝
さする回路と、第１シン休と第２導体の各出力端に配置
して前記第１ＰＩｔ間信号と第２瞬間信号とを加点りる
ことによって該素子の出力信号に比例した波形をもつ試
験信号を再生する回路とを右する。

上記の第１実施例において、二本の伝送路は各入力端（
被試験素子側）が直列接続されており、それにより該素
子で発生した出力信号インパルスはまず出力信２〕電圧
の％に降下した後第１導体と第２導体にそれぞれ印加さ
れる。一方、これらの両伝送路は出力端（テスタ側）で
それぞれの１？ｊ　ｔ’！インピーダンスに成端してあ
り、かつ第１導体と第２導体を通過した出力信号は直列
または並列に加点されるのである。この場合、第１導体
はパラメトリック測定用直流路をｒ、２　する。これに
対し、第２導体に流れる信号は初期印加電圧から変圧器
装置を経て地電位へ減衰するのに対応して、第１導体を
流れる信号は素子出力型Ｆ［の％から定常電圧（素子出
力電圧の１００％）へ昇ｊ工する。したがって第１導体
と第２導体を通過した各信号を加算すれば素子出力信号
に相当する波形をもつ信号が得られるのである。

本発明の回路構成に関する別の実施例は、入力端を前記
素子に接続させると共に出力端を上記テスタに接続させ
ることによって上記素子とテスタ間に直流路を呈する環
体に加えて、出力り：オを接地したシールド線を具備す
る伝送路と、接地と上記シールド線の入力端との間に接
続した第１抵抗器と、上記伝送路に連結し、シールド線
の入力端と第１抵抗器の共通接続と接地との間でインダ
クタンスを呈する変圧器装置と、上記導体の出力端とテ
スタとの間に接続した第２抵抗器と、この第２抵抗器と
並列に配置したコンデンサとを有する。

この実施例によれば、伝送路のインピーダンスと第１抵
抗器の抵抗とが第１分圧器を呈するのに対し、第２抵抗
器の抵抗と素子テスタのインピーダンスによって第２分
圧器を形成している。したがっで、このような回路構成
は被試験素子に対して高インピーダンスを早すると同時
に、素子デスタは比較的低インピーダンスのものでも使
用できる。またこの回路構成は、本発明による実施例と
同様に、該素子のパラメトリック測定を目的として低抵
抗路が設けである。

本発明による更に別の実施例は被試験素子のインピーダ
ンスが素子テスクより１１モい場合に右動／ｒ回路構成
に関するものであって、入力端を該素子に接続させると
」（に出力端を素子デスクに結合した導体と、両端をい
ずれも接地した伝導性のシールド線とをＯする伝送路と
、該素子のインピーダンスを素子テスタのインピーダン
スに逆整合すべく該素子と導体の入力端間に直列に配置
した１）へ抗器と、この抵抗器と並列に接続し、該素子
と素子デスクの間に直流路を形成するように作動りる変
圧器装置とをイｉ夛る。

この回路構成によれば、被試験素子のインピーダンスが
抵抗器と変圧器の作用によって伝送路と素子テスタのイ
ンピーダンスに逆悠合してあり、しかも変圧器が抵抗器
を分路し、パラメトリック測定用として該素子と素子テ
スタ間に直流路を呈するように働く。

上述した三つの実施例には共通する特徴が二つある。す
なわち、−・つはパラメトリック測定用に低抵抗路を被
試験素子と素子テスタ間に設けること、二番目には該素
子の出力信号の波形が素子テスタ側で忠実に再生される
ことにある。上記実施例のうち特定の用途にＥ１適のも
のを選ぶ場合は、電源とテスタとの各インピーダンスお
よび素子テスタ側における所望の電圧レベルが選択要件
となる。

第１図ないし第１０図は本発明による種々の実施例を示
しており、高速度ＨＯ３被試験素子を素子デスクの試験
回路に接続する回路構成に関するものである。本発明に
よる一実施例として回路構成（１０）を第１図、第４図
及び第５図に示す。第１図において、回路構成（１０）
は第１伝送路（１２）と、第２伝送路（１４）と、フェ
ライト製変圧器（１６）と、加算・成端回路（１８）と
を具備する。両伝送路（１２）。

（１４）は各入力端をいずれも被試験素子（２０）に接
続させ、また各出力端を加算・成端回路（１８）を介し
て素子テスタ（２２）に結合している。さらに該素子（
２０）に対してスイッチ（７４）及び第１伝送路（１２
）の一方の導体を経て精密測定ユニット（７６）が選択
結合されている。

２本の伝送路（１２）、　（１４）は同軸ケーブルで構
成することができ、あるいは射影ケーブル等の対描造の
伝送路でも使用できる。同軸ケーブルを使用した場合、
第１伝送路（１２）は第１導体（２４）と第１シールド
線（２６）とを有し、また第２伝送路（１４）は第２導
体（２８）と第２シールド線（３０）とを右する。

入力端側では、第１導体（２４）を前記素子（２０）の
一端に接続させると共に第２シールド線（３０）と前記
素子（２０）の他端とを接地させる。同じく入力端側に
おいて、第１シールド線（２６）を第２導体（２８）に
結合させる。さらに入力端の付近で第１伝送路をフェラ
イトコアを含む変圧器（１６）の中に挿通してループを
形成する。フェライトコアは例えば環状フェライトにす
ることができる、 製作を簡易化するために、同軸ケーブルに代えて一定長
の射影ケーブルをフェライト装コア（１６）を含む変圧
器の中に挿通することが好ましい。このような構成によ
れば、射影ケーブルの２導体は一端を素子（２０）と第
２伝送路（１４）とに接続し、またその他端を一定長の
同軸ケーブルの中心導体とシールド線とに結合する。そ
れにより中心導体とシールド線は前記射影ケーブルを介
して素子（２０）と第２伝送路（１４）の中心導体（２
８）にそれぞれ接続されることになる。

回路構成（１０）において両シールド線（２６）、　（
３０）の各出力端は素子テスタ（２２）の付近でそれぞ
れ接地し、さらに両導体（２４）、　（２８）は加算・
成端回路（１８）を経て素子テスタ（２２）に接続さけ
る。

第２図は回路構成（１０）の入力部についての等価回路
である。抵抗器（３２）、　（３４）は両伝送路（１２
）。

（１４）のインピーダンスを示しており、入力端子（３
６）と接地端子（３８）間に介在りる分１モ器として、
直列に配置しである。なお前記両端子（３６）、　（３
８）はいずれも素子（２０）に結合する。また変圧器（
１６）は分圧器の中央タップ（４０）と接地との間で抵
抗器（３４）と並列に接続するが、変ｆｆ：器（１６）
の接地接続は両伝送路（１２）、　（１４）の出力端に
おける第１シールド線（２６）の接地により実施される
ことに注目づべきである。また二つの端子（４２）、　
（４４）は第１導体（２４）、第２右休（２８）をそれ
ぞれ示す。

第３図について説明する。被試験素子（２０）に発生す
る出力信号パルスの立上り（４６）に対応して、第１導
体（２４）と第２導体（２８）とに二つの瞬間信号が生
じるが、これらのト１間信号の初期電圧は出力信号パル
ス電圧の％に等しく、これは各伝送路（１２）、　（１
４）の直列インピーダンスに伴う分圧器の作用によるも
のである。両伝送路（１２）、　（１４）に対づ°る伝
達時間（４８）を一定とすれば、第３図に示すように二
つの瞬間信号は第１導体（２４）、第２導体（２８）の
各出力端（５０）、　（５２）に到達１゛る。電流が変
圧器（１６）と第１シールド線（２６）を経て接地に流
れるとぎ第２＞り体（２８）を通る信号（５４）は指数
関数的に減衰して地電位に降下する。これに対し、第１
導体（２４）を通る信号（５６）は第１尋休（２４）が
該素子（２０）に直線接続していることから出力信号パ
ルス電圧まで上背する。また変圧器（１６）の値は信号
（５４）の減衰と信号（５６）の昇圧とをマツチングさ
せるように選ぶとともに、両伝送路（１２）、　（１４
）の長さは信ｇ（５４）、　（５６）がいずれも該両伝
送路の出力端に同時に達するように選択することが好ま
しい。

また前筒・成端回路（１８）は二つの信号（５４）。

（５６）を合成して出力信号パルスに比例した波形をも
つ試験信号を素子テスタ（２２）に供給するためのもの
である。回路構成の並列成端を第４図に示す。

第１導体（２４）の出力端（５０）はコンデンサ（６０
）と抵抗器（６２）を直列に聞直することによってその
特性インピーダンスに成端し、また第２導体（２８）の
出力端（５２）は抵抗器（６４）を接地してその特性イ
ンピーダンスに成端している。また素子テスタ（２２）
の能動前い器（７０）の入力端子に対して第１尋休（２
４）は抵抗器（６６）を経て、第２導体（２８）はコン
デンサ（６７）と抵抗器（６８）を介して接続しである
。能動前Ω器（７０）は信号（５４）、　（５６）を総
合し、その和を出力端子（７２）に送出するが、該出力
端子（７２）は素子テスタ（２２）の他の回路網に接続
している。なお能動加韓器（７０）として使用される高
速演亦増幅器はコロラド州ラブランドのコムリニヤ社（
Ｃｏ）ＩＬＩＮＥＡＲＣＯＲＰ、　）製型式番号第ＣＬ
Ｃ−１０４−ＡＩ号である。更に第１導体（２４）はス
イッチ（７４）を介して素子テスタ（２２）の精密測定
器（７６）に接続し、スイッチ（７４）を閉じると精密
測定器（７６）は素子（２０）と直結しパラメトリック
測定が可能となる。さ°らにパラメトリック試験中に対
地直流路が発生するのをｍ　ｔｔ＝するために加算・成
端回路（１８）によって精密よ１１定器（７６）を非接
地にしておく必要がある。

第５図は回路構成（１０）の直列成端を示す。回路構成
（１０）の出力端において第１シールド線（２６）を第
２導体（２８）に接続させると共に、第２シールド線（
３０）を接地する。さらに別のフェライト製コアを含む
第２変圧器（７８）を第１変圧器（１６）と同様の方法
により第１伝送路（１２）上でその出力端の付近に連結
する。前述した並列成端の場合（第４図）と同様に、第
１導体（２４）をスイッチ（７４）を介して精密測定器
（７６）に接続するほか、抵抗器（８０）を経て素子テ
スタ（２２）に結合させる。素子テスタ（２２）のイン
ピーダンスは接地側抵抗器（８２）によって与えられる
が、精密測定器（７６）の作動中には該測定器（７６）
を非接地におく必要から、素子テスタ（２２）のインピ
ーダンスは高くなる。抵抗器（８０）の抵抗（直を素子
テスタ（２２）のインピーダンスと同一にづ“ることか
好ましく、このような構成により出力信号（８４）の据
幅は素子信号（８６）の％となって（第６図参照）、該
信号（８４）が素子テスタ（２２）の入力端子（８８）
に印加されるのである。上記の直列成Ｇ１５は素子テス
ク（２２）のインピーダンスを両伝送路のインピーダン
スと同一にした回路、換言１れば抵抗器（８０）の抵抗
値と素子テスタ（２２）のインピーダンスとの和を両伝
送路（１２）、　（１４）のそれぞれインピーダンスの
和と同一にした回路に対して有効である。

一方、二つの伝送路（１２）、　（１４）の各入力端を
直列接続づ−れば回路構成（１０）の素子（２０）に対
り−るインピーダンスが該両伝送路（１２）、　（１４
）のインピーダンスの２侶になる。たとえば各伝送路の
インピーダンスが９３Ωとすれば、ソース・インピーダ
ンスｉ：ｔ　１８６Ωとなる。また入力インピーダンス
をこれ以上高くしようというとき複数本の伝送路を追加
してその入力端をイれぞれ直列に結合さける。

これらの追加伝送路も変圧器（１６）の中に挿入してル
ープさせるとともに、該追加伝送路の出力端においてシ
ールド線を接地する。さらに入力端において第１伝送路
の中央導体を素子（２０）に接続すると共に該第１伝送
路のシールド線を第２伝送路の中央と導体に結合し、１
該第２伝送路のシールド線を第３伝送路の中央導体に接
続させるなどして、最喪にフェライト製コアに挿入した
最終伝送路のシールド線を該フェライト製コアに挿入し
ない伝送路の中央導体に結合するとともに該コア非挿入
側伝送路のシールド線を接地させる。このような回路構
成にすることにより素子（２０）に対するインピーダン
スは伝送路全体のインピーダンスの和どなるのである。

本発明による第２の実施例と、て回路構成（１００）を
第７図に示す。回路構成（１００）では前述した回路構
成（１０）の第２伝送路（１４）に代えて抵抗器を用い
ており、こり回路構成（１００）　ｉよ単一の伝送路（
１０２）と、フェライト製コアを含む変圧器（１０４）
と、第１抵抗器（１０６）と、第２抵抗器（１０８）と
、コンデンサ（１１０）とを具備する。伝送路（１０２
）が同軸ケーブルを含む場合、中央導体（１１２）の入
力端を素子（２０）に接続すると同時に該伝送路（１０
２）のシールド線（１１４）の入力端を第１抵抗器（１
０６）を介して接地する。またフェライト製コアを含む
変圧器（１０４）を前述した変圧器（１６）と同様の方
法により伝送路（１０２）に連結させる。

これに対し、伝送路（＋０２）の出力端では、シールド
線（１１４）を接地すると共に、中央導体（１１２）は
第２抵抗器（１０８）とコンデンサ（１１０）との並列
接続を介して素子テスタ（２２）に結合しである。抵抗
器（１１１３）は素子テスタ（２２）のインピーダンス
を示すが、パラメトリック測定の過程では精密測定器（
７６）を非接地にしておくために素子デスク（２２）の
インピーダンスを高くする。前記第１の実施例の場合と
同様に、中央ｗ体（１１２）をスイッチ（７４）を介し
て精密測定器（７６）に結合する。

第１抵抗器（１０６）と第２抵抗器（ｉｏｓ）の各抵抗
値をほぼ同一とし、また伝送路（１０２）と素子テスタ
（２２）のそれぞれのインピーダンスを実質的に等しく
することが好ましく、さらにコンデンサ（１１０）の静
電容ｉ）は変ＪＬ器（１０４）のインダクタンスを素子
テスタ（２２）と伝送路（１０２）との各インピーダン
スの積で除したものにほぼ等しくすることが好ましい。

第８図は上記回路構成（１００）の等価回路を示し、伝
送路（１０２）のインピーダンスを抵抗器（１１８）で
示している。両抵抗器（１０６）、　（１０８）の抵抗
値を伝送路（１０２）と素子デスク（２２）の各インピ
ーダンスの２倍に等しくさせると、抵抗器（１１８）、
　（１０６）が１対２の分圧器を形成し、また抵抗器　
（１０８）。

（１１６）は２対１の分圧器となる。このような構成に
すれば、非試験ｔ７−（２０）で発生した出力信号（１
２０）は伝達時間（１２４）の後に信号（１２２）とし
て素子テスタ（２２）に印加され、その振幅は該出力信
号（１２０）の届である。ここで注目すべきことは、素
子テスタ（２２）に印加される信ｇ　（１２２）の波形
は素子（２０）の出力信号ｆ１２０）に比例しているこ
とである。

上記回路構成（１００）に補償回路を付加し、変圧器（
１０４）の非直線インピーダンスを周波数の関数として
補償１Ｊることもできる。第７図に示す補償回路（よ１
）０述したコンデンサ（１１０）と抵抗器（１０８）と
に）１シ列に配置した加減抵抗器（１２６）と］ンデン
（ノー（＋２８）とを：Ｆ！　４　シ、この加減抵抗器
（１２Ｇ）を経験的に加減することにより変圧器（１０
４）の非直線性インダクタンスを補［１て゛さ゛る。

第１０図について、本発明による第３の実施例として回
路構成（１４０）を示し、この回路（１４０）は伝送路
（１４２）と、これに直列接続した抵抗器（１４４）と
、さらに分路された誘導１１４Ｇ）とを有する。

伝送′１′！１（１４２）はｆｉｌ軸ケーブルから形成
することが好ましく、該ケーブル（よ入力９η１を抵抗
器（１４４）を介して累Ｔ（２０）の−側に結合し、か
つ出力端を素子テスタ（２２）に接続した中心シ゛λ体
（１４８）に加えて、両端を１８地しｔ＝シールド腺ｆ
ｉ５０）をも有刃る。

この回路構成（１４０）は素子（２０）のインピーダン
スが伝送路（１４２）に比べて低い場合、かつ該伝送路
（１４２）の出力端を成端しない場合に適している。

前述した二つの回路（１０）、　（１００）では伝送路
はその出力端でしかも素子テスタの付近で該回路の特性
インピーダンスに成端しであるが、これと対照的に回路
構成（１４０）の出力端はその特性インピーダンスに成
端していない。成端装置に代えて、この回路構成（１４
０）は逆整合型抵抗器（１，１４）を有し、これにより
反！＞ｊ波がん了（２０）に及ぶのを阻止している。ま
た変圧器（１４６）は抵抗器（１４４）に並列接続して
分路を形成（）、パラメトリック測定ｌ定の際に素子（
２０）と素子テスタ（２２）間の低抵抗路として作動づ
−る。変圧器（４６）と抵抗器（１４４）の組合せイン
ピーダンスはこれに素子（２０）のインピーダンスを加
えて得られる総合インピーダンスが伝送路インピーダン
スにほぼ等しくなるように選ぶ。変圧器（１４Ｇ）のサ
イズ（よ抵抗器（１４４）を高周波の７１シ域で短絡し
ない程度に最小限のインダクタンスを持つように設定す
ることか好ましい。

【図面の簡単な説明】

第１図・は本発明による回路構成の一実施例を示づ略図
、第２図は第１図に示１回路構成の入力部についての等
何回路、第３図は第１図に示す回路構成についての電圧
関係図、第４図は第１図に示す回路構成を並列成端した
場合の略図、第５図は第１図に示づ一回路構成を直列成
端した場合の略図、第６図は第５図に示す回路構成につ
いての電圧関係図、第７図は本発明による回路構成の別
の実施例を示す略図、第８図は第７図に示づ回路構成の
等何回路、第９図は第７図に示づ回路構成の電圧関係図
、第１０図は本発明による回路構成の更に別の実施例を
示す略図である。 １０・・・回路構成　　　　　１２・・・第１伝送路１
４・・・第２伝送路　　　　１６・・・変圧器１８・・
・加算・成端回路　　２０・・・非試験素子２２・・・
素子テスタ　　　　２４．２８・・・≧フ体２６、３０
・・・シールド線　　３２．３４・・・抵抗器６０、６
７・・・コンデンサ　　Ｇ２．６４，６６．６８・・・
抵抗器７０・・・能動加算器　　　　７６・・・精密測
定器ＦＩＧ、　　６ 手続補正書 昭和６２年　６月′：２λ日

Claims (1)

1. 【特許請求の範囲】 １　被試験素子を素子試験器に電気的に接続する回路で
   あって、 入力端を被試験素子に接続すると共に出力端を素子試験
   器に接続することにより、被試験素子と素子試験器間に
   直流線路を形成する第１導体に加えて、伝導性の第１シ
   ールド線をも有する第１伝送線路と、 第２導体と第２シールド線とを有し、かつ上記第１伝送
   路の上記入力端と出力端にそれぞれ接続した第２伝送線
   路であって、上記第２導体の入力端を上記第１シールド
   線に電気的に接続すると共に上記第２シールド線の入力
   端を接地し、また上記被試験素子で発生した出力信号が
   上記第１導体の上記入力端に印加されると、上記第１伝
   送路と第２伝送路の直列インピーダンスの作用を受け、
   それにより上記第１導体と第２導体の各入力端に第１瞬
   間信号と第２瞬間信号とをそれぞれ発生させるようにし
   た第２伝送路と、 上記第１伝送路に結合し、上記第１シールド線と上記第
   ２導体との両入力端の共通接続と接地との間でインダク
   タンスを付与すると共に、このインダクタンスが上記第
   ２瞬間信号に対する接地通路となるように構成された変
   圧器装置と、 上記両伝送路の各出力端に設けられ、上記両伝送路をそ
   の特性インピーダンスで成端する成端装置と、 上記両伝送路の上記出力端に配置され、上記第１瞬間信
   号と第２瞬間信号とを加算することによって被試験素子
   の出力信号に比例した波形をもつ試験信号を再生する加
   算装置とを有する回路。 ２　特許請求の範囲第１項に記載の回路であって、上記
   第２瞬間信号が上記変圧器装置を介して減衰するに伴っ
   て、上記第１瞬間信号が定常電圧まで昇圧するように、
   上記インダクタンス値が選択してあることを特徴とする
   回路。 ３　特許請求の範囲第１項に記載の回路であって、上記
   第１伝送路として第１同軸ケーブルを用いる場合に第１
   導体を中央導体とし、また別の導体を第１シールド線と
   して利用する回路。 ４　特許請求の範囲第１項に記載の回路であって、上記
   第２伝送路として第２同軸ケーブルを用いる場合に第２
   導体を中央導体とし、また別の導体を第２シールド線と
   して使用する回路。 ５　特許請求の範囲第１項に記載の回路であって、上記
   変圧器装置が上記被試験素子の付近で上記第１伝送路に
   接続されていることを特徴とする回路。 ６　特許請求の範囲第１項に記載の回路であって、上記
   加算装置が分圧器を具備し、この分圧器が上記第１導体
   と上記第２導体の出力端間に接続されており、さらに上
   記素子試験器が上記分圧器の中央タップ電圧を検出する
   装置を有し、このタップ電圧は上記第１瞬間信号と第２
   瞬間信号との和の電圧に比例することを特徴とする回路
   。 ７　特許請求の範囲第１項に記載の回路であって、上記
   変圧器装置がフェライト製コアを具備し、かつ該コアの
   中に上記第１伝送路が挿通されループしていることを特
   徴とする回路。 ８　特許請求の範囲第１項に記載の回路であって、上記
   第１瞬間信号と上記第２瞬間信号がそれぞれ上記第１導
   体と第２導体の上記入力端から出力端に達する伝達時間
   がほぼ同一であることを特徴とする回路。 ９　被試験素子を素子試験器に電気的に接続する回路で
   あって、 入力端を被試験素子に接続すると共に出力端を素子試験
   器に接続することにより、被試験素子と素子試験器間に
   直流線路を形成する第１導体に加えて、伝導性の第１シ
   ールド線をも有する第１伝送路と、 上記第１伝送路の両端に接続され、かつ第２導体と第２
   シールド線とを有する第２伝送路であって、上記第１導
   体と第２導体をそれぞれ通過する信号の伝達時間がほぼ
   同一になるように設定し、また上記第２導体と上記第１
   シールド線の各入力端を電気的に接続すると共に上記第
   ２シールド線を接地し、さらに上記被試験素子からの出
   力信号が上記第１導体の上記入力端に入ると該入力信号
   が上記第１伝送路と第２伝送路との直列インピーダンス
   の作用を受け、それにより上記第１導体と上記第２導体
   の各入力端に第１瞬間信号と第２瞬間信号とをそれぞれ
   発生させるようにした第２伝送路と、 上記第１伝送路の上記入力端に近設されて上記第１シー
   ルド線に第１インダクタンスを付与する第１変圧器装置
   と、 上記第１伝送路の上記出力端に近設されて上記第１シー
   ルド線に第２インダクタンスを付与する第２変圧器装置
   と、 上記両伝送路の上記出力端に配置され、上記第１及び第
   ２瞬間信号を加算することによって上記被試験素子の出
   力信号と同一波形をもつ試験信号を再生する加算装置と
   を有する回路。 １０　特許請求の範囲第９項に記載の回路であって、上
   記第１シールド線と上記第２導体の各出力端を電気的に
   接続すると共に上記第２シールド線を接地し、また上記
   加算装置が分圧器を有し、該分圧器が上記素子試験器の
   対地インピーダンスと直列に接続した抵抗器で形成され
   ることを特徴とする回路。 １１　被試験素子を素子試験器に電気的に接続する回路
   であって、 入力端を上記被試験素子に接続すると共に出力端を上記
   素子試験器に接続することによって、上記被試験素子と
   上記素子試験器の定常試験回路網間に直流路を呈する第
   １導体を有するほか、出力端を接地した第１シールド線
   をも有する第１同軸ケーブルと、 上記第１同軸ケーブルの両端に接続された第２同軸ケー
   ブルであって、上記第２同軸ケーブルの第２導体と上記
   第１同軸ケーブルの第１シールド線との各入力端を電気
   的に接続し、また上記第１導体と第２導体とをそれぞれ
   通過する信号の伝達時間がほぼ同一になるように設定し
   、さらに第２シールド線の両端を接地し、しかも上記被
   試験素子からの出力信号が上記第１導体の入力端に入る
   と該入力信号が上記第１及び第２同軸ケーブルとの直列
   インピーダンスの作用を受け、それにより上記第１導体
   と上記第２導体の各入力端に第１瞬間信号と第２瞬間信
   号とをそれぞれ発生させるようにした第２同軸ケーブル
   と、 上記第１同軸ケーブルの入力端に近設され、かつその中
   に上記第１同軸ケーブルを挿通しループしたフェライト
   製コアを含む変圧器装置であって、上記変圧器装置が上
   記第１シールド線と第２導体の各入力端の共通接続と接
   地との間でインダクタンスを付与し、また該インダクタ
   ンスが上記第２瞬間信号の接地路となり、さらに上記第
   ２瞬間信号が上記変圧器装置を通って減衰するに伴って
   、上記第１瞬間信号が定常電圧まで昇圧するように、上
   記インダクタンス値を選択した変圧器装置と、 上記両同軸ケーブルの各出力端に配置され、上記両同軸
   ケーブルをその特性インピーダンスで成端する成端装置
   と、 上記両周軸ケーブルの各出力端に配置され、上記第１瞬
   間信号と、第２瞬間信号とを加算することによって上記
   被試験素子の出力信号に比例した波形をもつ試験信号を
   再生する加算装置とを有する回路。 １２　被試験素子を素子試験器に電気的に接続させる回
   路であって、 入力端を上記被試験素子に接続すると共に出力端を上記
   素子試験器に接続することにより、上記被試験素子と上
   記素子試験器間に直流路を形成するようにした導体に加
   えて、出力端を接地したシールド線を具備する伝送路と
   、 接地と上記シールド線の入力端との間に接続した第１抵
   抗器と、 上記伝送路に連結し、接地と上記シールド線の入力端と
   上記第１抵抗器の共通接続との間にインダクタンスを与
   える変圧器装置と、 上記伝送路の出力端に配置され、かつ上記導体と上記素
   子試験器との中間に接続させた第２抵抗器と、 上記第２抵抗器と並列に接続したコンデンサとを有する
   回路。 １３　特許請求の範囲第１２項に記載の回路であって、
   上記コンデンサの静電容量が上記変圧器装置のインダク
   タンスを、上記素子試験器と上記伝送路の各インピーダ
   ンスの積で除した値とほぼ同一であることを特徴とする
   回路。 １４　特許請求の範囲第１２項に記載の回路であって、
   上記第１抵抗器と第２抵抗器の各抵抗値をほぼ同一にす
   ることを特徴とする回路。 １５　特許請求の範囲第１４項に記載の回路であって、
   上記伝送路と上記素子試験器の各インピーダンスをほぼ
   同一にすることを特徴とする回路。 １６　特許請求の範囲第１２項に記載の回路であって、
   上記伝送路として同軸ケーブルを使用する際に第１導体
   を中央導体とし、かつ第２導体をシールド線とする回路
   。 １７　特許請求の範囲第１２項に記載の回路であって、
   上記変圧器装置が上記被試験素子の付近で上記伝送路に
   連結されていることを特徴とする回路。 １８　特許請求の範囲第１２項に記載の回路であって、
   上記変圧器装置がフェライト製コアを具備すると共に該
   コアの中に上記伝送路が挿通されていることを特徴とす
   る回路。 １９　特許請求の範囲第１２項に記載の回路であって、
   上記第２抵抗器と並列に接続され、上記変圧器装置の非
   直線インピーダンスを周波数の関数として補償する補償
   装置を具備する回路。 ２０　特許請求の範囲第１９項に記載の回路であって、
   上記補償装置がコンデンサに直列接続した加減抵抗器を
   具備する回路。 ２１　被試験素子を素子試験器に電気的に接続するため
   の回路であって、 入力端を上記被試験素子に接続すると共に出力端を上記
   素子試験器に接続することによって、上記被試験素子と
   上記素子試験器間に直流路を形成する中央導体に加えて
   、その出力端を接地したシールド線を有する同軸ケーブ
   ルと、 接地と上記シールド線の入力端との間に接続された第１
   抵抗器と、 上記被試験素子の付近で上記同軸ケーブルに連結され、
   上記シールド線の入力端と上記第１抵抗器の共通接続と
   接地間にインダクタンスを付与し、さらにフェライト製
   コアを具備し、該コアの中に上記同軸ケーブルを挿通し
   ループした変圧器装置と、 上記同軸ケーブルの出力端に結合し、かつ上記中央導体
   と上記素子試験器間に接続した第２抵抗器であって、上
   記同軸ケーブルと上記素子試験器の各インピーダンスを
   ほぼ同一に設定し、さらに上記第１抵抗器と第２抵抗器
   の各抵抗値をほぼ同一に設定した第２抵抗器と、 上記第２抵抗器と並列に接続し、さらにその静電容量が
   上記上記変圧器装置のインダクタンスを、上記素子試験
   器と上記同軸ケーブルの各インピーダンスの積で除した
   値とほぼ等しくしたコンデンサとを有する回路。 ２２　被試験素子を素子試験器に電気的に接続し、上記
   被試験素子のインピーダンスを上記素子試験器よりも小
   さくした回路であって、 入力端を上記被試験素子に結合すると共に出力端を上記
   素子試験器に結合した導体に加えて、両端を接地したシ
   ールド線を有する伝送路と、上記被試験素子と上記導体
   の入力端間に直列接続して上記被試験素子を上記素子試
   験器に対して逆インピーダンス整合するための抵抗器と
   、上記抵抗器に並列接続され、かつ上記被試験素子と上
   記素子試験器間に直流路を形成するように働く変圧器装
   置とを有する回路。 ２３　特許請求の範囲第２２項に記載の回路であって、
   上記伝送路として同軸ケーブルを用いる際に第１導体を
   中央導体とし、また第２導体をシールド線とする回路。 ２４　特許請求の範囲第２２項に記載の回路であって、
   上記変圧器装置がフェライト製コアを具備する回路。 ２５　被試験素子を素子試験器に電気的に接続し、上記
   被試験素子のインピーダンスを上記素子試験器よりも小
   さくした回路であって、 入力端を上記被試験素子に結合させると共に出力端を上
   記素子試験器に結合させた中央導体に加えて、両端を接
   地したシールド線をも有する同軸ケーブルと、 上記被試験素子と上記導体の入力端間に直列接続して上
   記被試験素子を上記素子試験器に対して逆インピーダン
   ス整合するための抵抗器と、上記抵抗器に並列に配置し
   、かつ上記被試験素子と上記素子試験器間に直流路を形
   成するように働くフェライト製コア型の変圧器とを有す
   る回路。