JPS6228607B2 - - Google Patents
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- JPS6228607B2 JPS6228607B2 JP11580480A JP11580480A JPS6228607B2 JP S6228607 B2 JPS6228607 B2 JP S6228607B2 JP 11580480 A JP11580480 A JP 11580480A JP 11580480 A JP11580480 A JP 11580480A JP S6228607 B2 JPS6228607 B2 JP S6228607B2
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- Japan
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- voltage
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- 230000005669 field effect Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタを用いた可変利
得回路に関し、例えば電話回線網も搬送端局装置
における自動利得制御（以下AGCと称する）回
路に使用される電界効果トランジスタを用いた可
変利得回路に関する。
得回路に関し、例えば電話回線網も搬送端局装置
における自動利得制御（以下AGCと称する）回
路に使用される電界効果トランジスタを用いた可
変利得回路に関する。
一般に、上記搬送端局装置の受信出力端等にお
いては、伝送路の伝送損失の温度変動等による受
信信号レベルの変動を自動的に補償するAGC回
路が設けられている。このAGC回路は、制御電
圧または制御電流の大きさに応じてインピーダン
ス値が変化する可変インピーダンス素子を例えば
増幅器の帰還抵抗に用いることによつて利得の調
整を行なつている。
いては、伝送路の伝送損失の温度変動等による受
信信号レベルの変動を自動的に補償するAGC回
路が設けられている。このAGC回路は、制御電
圧または制御電流の大きさに応じてインピーダン
ス値が変化する可変インピーダンス素子を例えば
増幅器の帰還抵抗に用いることによつて利得の調
整を行なつている。
かかる可変インピーダンス素子の１つとして電
界効果トランジスタ（以後FETと称する）を使
用することができる。第１図は、FETを可変イ
ンピーダンス素子として用いる場合の回路例を示
す。同図において、可変インピーダンスとして利
用されるインピーダンスはFET F0のドレインＤ
とソースＳ間のインピーダンスＲDSである。この
インピーダンス値ＲDSは基準電位点（第１図にお
いてはアース）に接続されたソースＳとゲートＧ
との間の電圧ＶGS（第１図においては外部直流電
源電圧Ｅ）によつて次式で与えられる。
界効果トランジスタ（以後FETと称する）を使
用することができる。第１図は、FETを可変イ
ンピーダンス素子として用いる場合の回路例を示
す。同図において、可変インピーダンスとして利
用されるインピーダンスはFET F0のドレインＤ
とソースＳ間のインピーダンスＲDSである。この
インピーダンス値ＲDSは基準電位点（第１図にお
いてはアース）に接続されたソースＳとゲートＧ
との間の電圧ＶGS（第１図においては外部直流電
源電圧Ｅ）によつて次式で与えられる。
ＲDS＝１／Ｋ（１／ＶＧＳ−ＶＰ−ＶＤＳ／２）……
(1) ここで、ＫはFET固有の定数であり、ＶPはピ
ンチオフ電圧であつてこれもFET固有の値であ
る。また、(1)式のＶDSはドレイン−ソース間の直
流電圧値であるが、通常は微小交流信号Ｖdsが印
加される。そこで、ドレイン−ソース間のインピ
ーダンスとして微小交流インピーダンスＲdsを考
え(1)式と同様にして次式が得られる。
(1) ここで、ＫはFET固有の定数であり、ＶPはピ
ンチオフ電圧であつてこれもFET固有の値であ
る。また、(1)式のＶDSはドレイン−ソース間の直
流電圧値であるが、通常は微小交流信号Ｖdsが印
加される。そこで、ドレイン−ソース間のインピ
ーダンスとして微小交流インピーダンスＲdsを考
え(1)式と同様にして次式が得られる。
Ｒds＝１／Ｋ（１／ＶＧＳ−ＶＰ−Ｖｄｓ／２）……
(2) (2)式は、ゲート−ソース間電圧ＶGSを変化させ
るとドレイン−ソース間のインピーダンスが変化
することを表わしている。したがつて、このドレ
イン−ソース間インピーダンスを例えば増幅器の
帰還抵抗として用いることによつて該増幅器の利
得を電圧制御することができる。
(2) (2)式は、ゲート−ソース間電圧ＶGSを変化させ
るとドレイン−ソース間のインピーダンスが変化
することを表わしている。したがつて、このドレ
イン−ソース間インピーダンスを例えば増幅器の
帰還抵抗として用いることによつて該増幅器の利
得を電圧制御することができる。
ところで、第１図のドレイン端子に微小流信号
ｅgを印加したときFETのドレイン−ソース間に
流れる電流Ｉdsは次式で与えられる。
ｅgを印加したときFETのドレイン−ソース間に
流れる電流Ｉdsは次式で与えられる。
Ｉds＝ｅｇ／Ｒｄｓ＝Keg（ＶGS−ＶP−ｅｇ／２）＝Ｋ
（ＶGS −ＶP）ｅg−Ｋｅ〓／２ ……(3) (3)式の右辺第２項のKe２ ｇ／２は該電流Ｉdsが印
加される交流信号に対して本質的に２次歪を発生
することを表わしている。したがつて、例えば電
話信号を周波数領域で多重化するFDM
（Frequency Division Multiplex）方式搬送端局
装置のように、伝送品質を良好に保つ必要から２
次歪による雑音を厳しく制限する装置のAGC回
路にFETを使用する場合は、上述の２次歪を改
善する必要があつた。
（ＶGS −ＶP）ｅg−Ｋｅ〓／２ ……(3) (3)式の右辺第２項のKe２ ｇ／２は該電流Ｉdsが印
加される交流信号に対して本質的に２次歪を発生
することを表わしている。したがつて、例えば電
話信号を周波数領域で多重化するFDM
（Frequency Division Multiplex）方式搬送端局
装置のように、伝送品質を良好に保つ必要から２
次歪による雑音を厳しく制限する装置のAGC回
路にFETを使用する場合は、上述の２次歪を改
善する必要があつた。
従来、FETを可変インピーダンス素子として
使用した可変利得回路の歪を低減した回路として
該FETのドレイン−ソース間に加わる交流電圧
の1/2の交流電圧を該FETのゲートに供給するも
のが提案されている（特公昭55−2769号参照）。
使用した可変利得回路の歪を低減した回路として
該FETのドレイン−ソース間に加わる交流電圧
の1/2の交流電圧を該FETのゲートに供給するも
のが提案されている（特公昭55−2769号参照）。
しかしながら、前記従来形においては、ドレイ
ン−ソース間に加わる交流電圧の1/2の交流電圧
を作成するためにかなり複雑な回路を用いるとと
もに、FETのソースおよびドレイン電極が接続
されたチヤンネルと基体（サブスレート）との間
の寄生容量の影響により充分に歪を抑圧すること
ができないという不都合があつた。
ン−ソース間に加わる交流電圧の1/2の交流電圧
を作成するためにかなり複雑な回路を用いるとと
もに、FETのソースおよびドレイン電極が接続
されたチヤンネルと基体（サブスレート）との間
の寄生容量の影響により充分に歪を抑圧すること
ができないという不都合があつた。
本発明の目的は、前述の従来形における問題点
にかんがみ、FETを用いた可変利得回路におい
て、差動増幅回路に接続された可変インピーダン
ス素子としてのFETのゲートに充分低インピー
ダンスの制御回路出力を接続するとともに該
FETの基体をコンデンサを用いて交流的にアー
スするという構想にもとづき、きわめて簡単な回
路でFETの２次歪を充分に低減することにあ
る。
にかんがみ、FETを用いた可変利得回路におい
て、差動増幅回路に接続された可変インピーダン
ス素子としてのFETのゲートに充分低インピー
ダンスの制御回路出力を接続するとともに該
FETの基体をコンデンサを用いて交流的にアー
スするという構想にもとづき、きわめて簡単な回
路でFETの２次歪を充分に低減することにあ
る。
本発明は、差動対回路で構成される増幅回路
と、該増幅回路の直流的には同電位でかつ交流的
には互に逆位相で同振幅の交流信号が加わる２点
間にそれぞれソースおよびドレインが接続された
電界効果トランジスタとを有し、該電界効果トラ
ンジスタのゲートに交流的に充分低インピーダン
スの制御回路出力を接続するとともに、該電界効
果トランジスタのサブスレートをコンデンサを用
いて交流的にアースしたことを特徴とする。
と、該増幅回路の直流的には同電位でかつ交流的
には互に逆位相で同振幅の交流信号が加わる２点
間にそれぞれソースおよびドレインが接続された
電界効果トランジスタとを有し、該電界効果トラ
ンジスタのゲートに交流的に充分低インピーダン
スの制御回路出力を接続するとともに、該電界効
果トランジスタのサブスレートをコンデンサを用
いて交流的にアースしたことを特徴とする。
以下図面を用いて本発明の実施例を説明する。
第２図は、本発明に係る可変利得回路を公知の変
調回路に適用したものである。トランジスタQ1
およびT2は差動増幅回路における差動対回路を
構成し、これらのトランジスタQ1，Q2のベース
間即ち端子１−２間には例えば音声信号のような
入力信号ｅiが印加される。これらのトランジス
タQ1，Q2のエミツタ間にはFET F1のソースお
よびドレインが接続されており、差動増幅回路の
利得は該FET F1のドレイン−ソース間インピー
ダンスＲdsによつて決定される。トランジスタQ3
およびQ4は、差動増幅回路の利得が該FET F1の
ドレイン−ソース間インピーダンスＲdsによつて
決定されるべく設けられた定電流回路を構成し、
これらのトランジスタQ3，Q4のベースには抵抗
R1，R2およびダイオードD1からなるバイアス回
路が接続されている。トランジスタQ3，Q4のエ
ミツタと負電圧電源−Vccとの間に接続された抵
抗R3，R4は該定電流回路に流れる電流を決定す
る抵抗である。トランジスタQ5ないしはQ8は端
子１−２間に印加される搬送波ｅcの半波ごとに
スイツチングを行なうものであり、抵抗R6およ
びトランスT1とともに変調回路を構成する。ま
た、上述において、FET F1のドレインＤおよび
ソースＳは、直流的に同電位であつて交流的に逆
位相かつ同振幅の信号が加わる点としてのトラン
ジスタQ1およびQ2のエミツタに接続されてい
る。FET F1のゲートＧ即ち制御電圧端子７には
充分低い交流出力インピーダンスを有する制御電
圧源（図示せず）が接続されている。また、該
FET F1の基体SUBは抵抗R5を介して定電圧電源
V0に接続されるとともに、容量C1を介して基準
電位点例えばアースに接続されている。
第２図は、本発明に係る可変利得回路を公知の変
調回路に適用したものである。トランジスタQ1
およびT2は差動増幅回路における差動対回路を
構成し、これらのトランジスタQ1，Q2のベース
間即ち端子１−２間には例えば音声信号のような
入力信号ｅiが印加される。これらのトランジス
タQ1，Q2のエミツタ間にはFET F1のソースお
よびドレインが接続されており、差動増幅回路の
利得は該FET F1のドレイン−ソース間インピー
ダンスＲdsによつて決定される。トランジスタQ3
およびQ4は、差動増幅回路の利得が該FET F1の
ドレイン−ソース間インピーダンスＲdsによつて
決定されるべく設けられた定電流回路を構成し、
これらのトランジスタQ3，Q4のベースには抵抗
R1，R2およびダイオードD1からなるバイアス回
路が接続されている。トランジスタQ3，Q4のエ
ミツタと負電圧電源−Vccとの間に接続された抵
抗R3，R4は該定電流回路に流れる電流を決定す
る抵抗である。トランジスタQ5ないしはQ8は端
子１−２間に印加される搬送波ｅcの半波ごとに
スイツチングを行なうものであり、抵抗R6およ
びトランスT1とともに変調回路を構成する。ま
た、上述において、FET F1のドレインＤおよび
ソースＳは、直流的に同電位であつて交流的に逆
位相かつ同振幅の信号が加わる点としてのトラン
ジスタQ1およびQ2のエミツタに接続されてい
る。FET F1のゲートＧ即ち制御電圧端子７には
充分低い交流出力インピーダンスを有する制御電
圧源（図示せず）が接続されている。また、該
FET F1の基体SUBは抵抗R5を介して定電圧電源
V0に接続されるとともに、容量C1を介して基準
電位点例えばアースに接続されている。
第２図の実施例においては端子１−２間に入力
された入力信号ｅiが端子３−４間に印加された
搬送波ｅcによつて振幅変調され、端子５−６間
から出力されるが、このような変調回路の動作は
よく知られているのでその詳細な説明は省略す
る。但し、第２図の変調回路はFET F1により可
変利得回路を有しており、制御電圧端子７に印加
される制御電圧ＶSによつて変調出力電圧の大き
さを変化させることができる点に特徴がある。
された入力信号ｅiが端子３−４間に印加された
搬送波ｅcによつて振幅変調され、端子５−６間
から出力されるが、このような変調回路の動作は
よく知られているのでその詳細な説明は省略す
る。但し、第２図の変調回路はFET F1により可
変利得回路を有しており、制御電圧端子７に印加
される制御電圧ＶSによつて変調出力電圧の大き
さを変化させることができる点に特徴がある。
次に、第２図の変調回路において、端子１−２
間に印加される入力信号ｅiがトランジスタQ1お
よびQ2のベース・エミツタ接合を介してFET F1
のドレインＤおよびソースＳに伝達され、該ドレ
インＤに＋ｅi／２、該ソースＳに−ｅi／２なる
交流信号が伝達されるものとするとドレイン−ソ
ース間電圧Ｖdsは次式で表わされる。
間に印加される入力信号ｅiがトランジスタQ1お
よびQ2のベース・エミツタ接合を介してFET F1
のドレインＤおよびソースＳに伝達され、該ドレ
インＤに＋ｅi／２、該ソースＳに−ｅi／２なる
交流信号が伝達されるものとするとドレイン−ソ
ース間電圧Ｖdsは次式で表わされる。
Ｖds＝ｅｉ／２−（−ｅｉ／２）＝ｅi ……(4)
また、FET F1のゲートには前述のように駆動
インピーダンスが交流的に充分低い制御電圧源か
ら制御電圧ＶSが印加されているから、FET F1
のゲート−ソース間電圧ＶGSは次式で与えられ
る。
インピーダンスが交流的に充分低い制御電圧源か
ら制御電圧ＶSが印加されているから、FET F1
のゲート−ソース間電圧ＶGSは次式で与えられ
る。
ＶGS＝ＶS＋ｅｉ／２ ……(5)
したがつてFET F1のドレイン−ソース間を流
れる交流電流信号Ｉdsは(3)式に(5)式を代入するこ
とによつて次式で与えられる。
れる交流電流信号Ｉdsは(3)式に(5)式を代入するこ
とによつて次式で与えられる。
Ｉds＝Kei（ＶS＋ｅｉ／２−ＶP−ｅｉ／２）＝Kei（Ｖ
S −ＶP） ……(6) (6)式においては２次歪の項が消去されているか
ら、上述のような構成によつてFETを用いた可
変利得回路の２次歪を消去することができる。
S −ＶP） ……(6) (6)式においては２次歪の項が消去されているか
ら、上述のような構成によつてFETを用いた可
変利得回路の２次歪を消去することができる。
ところが、FETは第３図に示されるように、
例えばＰ形半導体基体SUBの上にＮ形半導体か
らなるチヤンネルCHが形成され、該チヤンネル
CH上にドレイン電極Ｄ、ソース電極ＳおよびＰ
形半導体等からなるゲート電極Ｇが形成される構
造をとる。このようにFETは通常基体SUBを有
しており、該基体はソースまたはドレイン電位に
等しくされるか、あるいはより低い電位点に抵抗
を介して接続される。第２図において基体SUB
は抵抗R5を介して一定電位V0の電源に接続され
ている。しかし、実際にはチヤンネルCHと基体
SUBとの間には寄生容量が存在するため、基体
SUBに交流信号が誘起され、この信号電圧の影
響で(6)式に示されるように完全には２次歪を抑圧
ることができない。第２図の実施例において
FET F1の基体SUBとアース間に接続されたコン
デンサC1は、基体を交流的に基準電位点に接続
することによつて誘起電圧による２次歪の悪化を
防ぐ作用をする。
例えばＰ形半導体基体SUBの上にＮ形半導体か
らなるチヤンネルCHが形成され、該チヤンネル
CH上にドレイン電極Ｄ、ソース電極ＳおよびＰ
形半導体等からなるゲート電極Ｇが形成される構
造をとる。このようにFETは通常基体SUBを有
しており、該基体はソースまたはドレイン電位に
等しくされるか、あるいはより低い電位点に抵抗
を介して接続される。第２図において基体SUB
は抵抗R5を介して一定電位V0の電源に接続され
ている。しかし、実際にはチヤンネルCHと基体
SUBとの間には寄生容量が存在するため、基体
SUBに交流信号が誘起され、この信号電圧の影
響で(6)式に示されるように完全には２次歪を抑圧
ることができない。第２図の実施例において
FET F1の基体SUBとアース間に接続されたコン
デンサC1は、基体を交流的に基準電位点に接続
することによつて誘起電圧による２次歪の悪化を
防ぐ作用をする。
なお、上述においてはFETを用た可変インピ
ーダンス素子を変調回路の利得を変化するために
使用した場合を説明したが、本発明の可変利得回
路は上述の例に限定されず、通常の差動増幅器等
にも適用できることは明らかである。また、上述
の実施例においては、FETを用いた可変インピ
ーダンス素子を差動対回路を構成するトランジス
タのエミツタ間に接続したが、これは該トランジ
スタのコレクタ間等に接続することも可能であ
る。また、上述の制御電圧源は、例えば、その出
力部を演算増幅器によつて構成するか、あるいは
その出力部をコンデンサを用いて交流的にアース
することによつて、低出力インピーダンズにする
ことができる。
ーダンス素子を変調回路の利得を変化するために
使用した場合を説明したが、本発明の可変利得回
路は上述の例に限定されず、通常の差動増幅器等
にも適用できることは明らかである。また、上述
の実施例においては、FETを用いた可変インピ
ーダンス素子を差動対回路を構成するトランジス
タのエミツタ間に接続したが、これは該トランジ
スタのコレクタ間等に接続することも可能であ
る。また、上述の制御電圧源は、例えば、その出
力部を演算増幅器によつて構成するか、あるいは
その出力部をコンデンサを用いて交流的にアース
することによつて、低出力インピーダンズにする
ことができる。
このように、本発明によれば、特に付追部品を
多く使用することなくきわめて簡単な回路で
FETの２次歪を充分に低減することができる。
多く使用することなくきわめて簡単な回路で
FETの２次歪を充分に低減することができる。
第１図は、FETを可変インピーダンス素子と
して使用する場合の接続例を示す電気回路図、第
２図は、本発明の１実施例に係るFETを用いた
可変利得回路を示す電気回路図、そして第３図
は、第２図の回路に用いられるFETの１例を示
す断面図である。 F0……電界効果トランジスタ、Ｄ……ドレイ
ン、Ｓ……ソース、Ｇ……ゲート、Ｅ……直流電
源、SUB……基体、Q1，Q2，Q3，Q4，Q5，Q6，
Q7，Q8……トランジスタ、R1，R2，R3，R4，
R5，R6……抵抗、D1……ダイオード、C1……コ
ンデンサ、T1……トランス、F1……FET、１，
２……入力信号端子、３，４……搬送波入力端
子、５，６……変調出力端子、７……制御電圧端
子、８……定電圧電源端子。
して使用する場合の接続例を示す電気回路図、第
２図は、本発明の１実施例に係るFETを用いた
可変利得回路を示す電気回路図、そして第３図
は、第２図の回路に用いられるFETの１例を示
す断面図である。 F0……電界効果トランジスタ、Ｄ……ドレイ
ン、Ｓ……ソース、Ｇ……ゲート、Ｅ……直流電
源、SUB……基体、Q1，Q2，Q3，Q4，Q5，Q6，
Q7，Q8……トランジスタ、R1，R2，R3，R4，
R5，R6……抵抗、D1……ダイオード、C1……コ
ンデンサ、T1……トランス、F1……FET、１，
２……入力信号端子、３，４……搬送波入力端
子、５，６……変調出力端子、７……制御電圧端
子、８……定電圧電源端子。
Claims (1)
- １ 差動対回路で構成される増幅回路と、該増幅
回路の直流的には同電位でかつ交流的には互に逆
位相で同振幅の交流信号が加わる２点間にそれぞ
れソースおよびドレインが接続された電界効果ト
ランジスタとを有し、該電界効果トランジスタの
ゲートに交流的に充分低インピーダンスの制御回
路出力を接続するとともに、該電界効果トランジ
スタのサブストレートをコンデンサを用いて交流
的にアースしたことを特徴とする電界効果トラン
ジスタを用いた可変利得回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11580480A JPS5741012A (en) | 1980-08-25 | 1980-08-25 | Variable gain circuit using field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11580480A JPS5741012A (en) | 1980-08-25 | 1980-08-25 | Variable gain circuit using field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741012A JPS5741012A (en) | 1982-03-06 |
| JPS6228607B2 true JPS6228607B2 (ja) | 1987-06-22 |
Family
ID=14671491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11580480A Granted JPS5741012A (en) | 1980-08-25 | 1980-08-25 | Variable gain circuit using field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5741012A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100569U (ja) * | 1985-12-14 | 1987-06-26 | ||
| JPS62105572U (ja) * | 1985-12-20 | 1987-07-06 | ||
| US4749957A (en) * | 1986-02-27 | 1988-06-07 | Yannis Tsividis | Semiconductor transconductor circuits |
| JPH021093A (ja) * | 1988-12-15 | 1990-01-05 | Fuji Electric Co Ltd | 自動販売機 |
| JP2589297Y2 (ja) * | 1995-04-24 | 1999-01-27 | 株式会社エムアンドシーシステム | 販売管理装置 |
-
1980
- 1980-08-25 JP JP11580480A patent/JPS5741012A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741012A (en) | 1982-03-06 |
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