JPS62283499A - 半導体集積回路の検査方法 - Google Patents
半導体集積回路の検査方法Info
- Publication number
- JPS62283499A JPS62283499A JP61126499A JP12649986A JPS62283499A JP S62283499 A JPS62283499 A JP S62283499A JP 61126499 A JP61126499 A JP 61126499A JP 12649986 A JP12649986 A JP 12649986A JP S62283499 A JPS62283499 A JP S62283499A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- charge
- data
- circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 4
- 238000007689 inspection Methods 0.000 title abstract description 10
- 238000012360 testing method Methods 0.000 claims description 12
- 230000014759 maintenance of location Effects 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 3
- 238000005259 measurement Methods 0.000 abstract description 2
- 238000012423 maintenance Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野]
この発明は、検査時間の短縮が可能な半導体集積回路の
検査方法に関するものである。
検査方法に関するものである。
従来は、半導体集積回路の特性検査の際に光による半導
体表面のリーク電流の影響を除去するため、光を遮蔽し
て検査を行っていた。
体表面のリーク電流の影響を除去するため、光を遮蔽し
て検査を行っていた。
第2図は半導体集積回路の検査方法を説明するためのラ
ッチ回路を示す図である。図において、1は書き込み信
号、2は読み出し信号、3はフィードバック信号、4は
データ (電荷)を蓄える容量、5は断線である。
ッチ回路を示す図である。図において、1は書き込み信
号、2は読み出し信号、3はフィードバック信号、4は
データ (電荷)を蓄える容量、5は断線である。
次に検査の手順について説明する。
初期状態において、書き込み43号1によりラッチ回路
にデータが書き込まれ、データは電荷として容量4に蓄
えられる。そして、書き込み信号1や読み出し信号2が
出力されない限り、7.(−ドパツク信号3によるデー
タリフレッシュが行われ、データが保持されろ。
にデータが書き込まれ、データは電荷として容量4に蓄
えられる。そして、書き込み信号1や読み出し信号2が
出力されない限り、7.(−ドパツク信号3によるデー
タリフレッシュが行われ、データが保持されろ。
いま、仮に製造欠陥等によりV 4−ドパツク用の配線
に断線5が存在したとすると、ラッチ回路内のフィード
バックがなくなり、容量4の電荷は徐々に減少していく
つそして、容量4内の表面リーク電流の程度によφ数m
s−数Sで書き込まれたデータが反転してしまう。
に断線5が存在したとすると、ラッチ回路内のフィード
バックがなくなり、容量4の電荷は徐々に減少していく
つそして、容量4内の表面リーク電流の程度によφ数m
s−数Sで書き込まれたデータが反転してしまう。
ワンチップマイコンのような大規模集積回路になると、
この種のラッチは数千回路に及び、1回路につき0.1
秒の保持特性を検査しても1分以上の検査時間が必要と
なっていた。
この種のラッチは数千回路に及び、1回路につき0.1
秒の保持特性を検査しても1分以上の検査時間が必要と
なっていた。
上記のような従来の半導体集積回路の検査方法は、ラッ
チ回路等の検査において、保持特性の悪い回路を検査す
るために長時間の保持時間を要して検出しなければなら
ず、保持特性の悪い回路を全て除くためにばく大な検査
時間が必要で、完全に除くことが不可能であるという問
題点があった。
チ回路等の検査において、保持特性の悪い回路を検査す
るために長時間の保持時間を要して検出しなければなら
ず、保持特性の悪い回路を全て除くためにばく大な検査
時間が必要で、完全に除くことが不可能であるという問
題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、保持特性の悪い回路を短時間に除ける半導体集積
回路の検査方法を得ろことを目的とする。
ので、保持特性の悪い回路を短時間に除ける半導体集積
回路の検査方法を得ろことを目的とする。
この発明に係る半導体集積回路の検査方法は、チップに
光を照射した条件下でデータ保持特性を測定するもので
ある。
光を照射した条件下でデータ保持特性を測定するもので
ある。
この発明においては、光をj((【射することで光励起
した自由電荷が増左ろため、データを保持すべき回路内
での再結合が早くなる。
した自由電荷が増左ろため、データを保持すべき回路内
での再結合が早くなる。
以下、この発明の一実施例を第1図により説明する。な
8、符号1〜5は第2図と同じものであり、Lは光を示
す。
8、符号1〜5は第2図と同じものであり、Lは光を示
す。
測定時に図に示したラッチ回路部に光りを照射すること
により半導体集積回路の表面において自由電荷の量が増
左、容量4に蓄えられた電荷と再結合するようになる。
により半導体集積回路の表面において自由電荷の量が増
左、容量4に蓄えられた電荷と再結合するようになる。
すなわち、容量4の表面リーク電流を多くすることにな
るから、容ff14の電荷を無理やり減少させることが
できろ。そして、この回路では断線5が存在するため、
7.c−Fバックによるデータリフレッシュが行えず、
数μs〜数十μsで容量4内のデータが反転する。
るから、容ff14の電荷を無理やり減少させることが
できろ。そして、この回路では断線5が存在するため、
7.c−Fバックによるデータリフレッシュが行えず、
数μs〜数十μsで容量4内のデータが反転する。
しかし、フ、(−ドパツク用の配線に断線5等が存在せ
ず、回路に欠陥を有していなければ、容量4(よ〕、(
−ドパツク信号3により常にデータリフレッシュするた
め、容量4の電荷を光照射により強制的に減少させても
電荷の補充ができ、データが反転することはない。
ず、回路に欠陥を有していなければ、容量4(よ〕、(
−ドパツク信号3により常にデータリフレッシュするた
め、容量4の電荷を光照射により強制的に減少させても
電荷の補充ができ、データが反転することはない。
したがって、例えば1ラッチ回路の保持時間0.1秒を
検査するのに1/10’の検査時間で済ませることがて
き、実硬用時の10’倍の加速をさせて検査を行うこと
が可能となり、検出精度の向上にもなる。
検査するのに1/10’の検査時間で済ませることがて
き、実硬用時の10’倍の加速をさせて検査を行うこと
が可能となり、検出精度の向上にもなる。
乙の発明は以上説明したとおり、チップに光を照射した
条件下でデータ保持特性を測定するので、データ保持特
性の悪い回路のデータ保持時間を強制的に短縮させるこ
とができ、検査に要する時間を短時間として精度よく検
査を行うことができるという効果がある。
条件下でデータ保持特性を測定するので、データ保持特
性の悪い回路のデータ保持時間を強制的に短縮させるこ
とができ、検査に要する時間を短時間として精度よく検
査を行うことができるという効果がある。
第1図はこの発明に土ろ半導体集積回路の検査方法を説
明するためのラッチ回路を示す図、第2図は同じ〈従来
のラッチ回路を示す図である。 図において、1は書き込み信号、2は読み出1フイ言号
、3はフィードバラクイ9号、4は容量、5は断線、L
は光である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第)図 第2図 手続補正書(自発) 1.事件の表示 特願昭61−128499号2、
発明の名称 半導体集積回路の検査方法3、補正を
する者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称 (601)三菱電機株式会社代表者 志 岐
守 哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書第1頁11〜12行の「この発明は、・・・関す
るものである。」を、下記のように補正する。 「 この発明は、半導体集積回路の検査時間の短縮を可
能にする検査方法に関するものである。」以 上
明するためのラッチ回路を示す図、第2図は同じ〈従来
のラッチ回路を示す図である。 図において、1は書き込み信号、2は読み出1フイ言号
、3はフィードバラクイ9号、4は容量、5は断線、L
は光である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第)図 第2図 手続補正書(自発) 1.事件の表示 特願昭61−128499号2、
発明の名称 半導体集積回路の検査方法3、補正を
する者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号
名 称 (601)三菱電機株式会社代表者 志 岐
守 哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書第1頁11〜12行の「この発明は、・・・関す
るものである。」を、下記のように補正する。 「 この発明は、半導体集積回路の検査時間の短縮を可
能にする検査方法に関するものである。」以 上
Claims (1)
- チップ段階で回路のデータ保持特性を測定する半導体集
積回路の検査方法であって、前記チップに光を照射した
条件下でデータ保持特性を測定することを特徴とする半
導体集積回路の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61126499A JPS62283499A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61126499A JPS62283499A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62283499A true JPS62283499A (ja) | 1987-12-09 |
Family
ID=14936718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61126499A Pending JPS62283499A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62283499A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010056278A (ja) * | 2008-08-28 | 2010-03-11 | Seiko Epson Corp | 半導体装置の検査方法 |
-
1986
- 1986-05-31 JP JP61126499A patent/JPS62283499A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010056278A (ja) * | 2008-08-28 | 2010-03-11 | Seiko Epson Corp | 半導体装置の検査方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3671670D1 (de) | Verfahren zum betreiben eines halbleiterspeichers mit integrierter paralleltestmoeglichkeit und auswerteschaltung zur durchfuehrung des verfahrens. | |
KR870002582A (ko) | 테스트 패턴 발생회로를 갖는 반도체 기억장치 | |
ATE104465T1 (de) | Integrierter halbleiterspeicher mit paralleltestmoeglichkeit und redundanzverfahren. | |
US4004222A (en) | Test system for semiconductor memory cell | |
Adams et al. | False write through and un-restored write electrical level fault models for SRAMs | |
EP0765522B1 (en) | Memory test system | |
JPS62283499A (ja) | 半導体集積回路の検査方法 | |
CN1934655B (zh) | 探测半导体存储器中延迟故障的方法及测试电路 | |
Koga et al. | SEE sensitivity determination of high-density DRAMs with limited-range heavy ions | |
CN106328211A (zh) | 一种实现时序测试的方法及装置 | |
Henley | Logic failure analysis of CMOS VLSI using a laser probe | |
JP3073722B2 (ja) | 半導体メモリのリークのあるビット線の検出方法 | |
JPH0312099A (ja) | 直列データ伝送路を有する記録素子のテスト方法 | |
JPH03216899A (ja) | 組み込み自己テスト回路 | |
JPS5721000A (en) | Memory measuring device | |
JP2864880B2 (ja) | 半導体メモリic試験装置 | |
JPS5998389A (ja) | 半導体メモリ | |
JPS63310131A (ja) | 半導体集積回路の検査装置 | |
JPS54162475A (en) | Inspection unit for semiconductor device | |
TWI234662B (en) | Test method of semiconductor packaged component | |
JPH0498698A (ja) | 半導体メモリ用オンチップテスト方式 | |
JPS60168061A (ja) | 論理回路試験装置 | |
JPS62283641A (ja) | 半導体集積回路装置 | |
JPH07104390B2 (ja) | 半導体記憶装置のテスト方法 | |
JPS63256872A (ja) | 2点間測定式導通試験器 |