JPS62282433A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To improve the throughput of the title semiconductor device by a method wherein, when a chip is going to be exposed, the chip is exposed without moving a stage by performing an alignment using the alignment mark located in the vicinity of the chip and by properly arranging the position of alignment on a reticle, the chip size and the like. CONSTITUTION:A resist film is formed on the surface of a wafer 1, an exposing parallel light flux of ultraviolet rays, for example, formed by means of a condenser lens is applied to the alignment mask provided on the reticle which is magnified about ten times as large as a chip 2, and an alignment mark 5 is formed on the resist film by passing the reticle penetrated light through a reduction projection lens 4. An alignment light of an He-Ne laser, for example, having the wavelength different from that of the ultraviolet rays is applied to the alignment mark 5, the reflected light sent from the alignment mark 5 is detected by an IT camera, for example, and a chip alignment is performed. The mask image of the reticle is reduced through the reduction projection lens and projected to a chip 21 using said chip alignment without shifting a stage 3.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （イ）産業上の利用分野 この発明は縮小投影露光装置を使用し、ウェー。[Detailed description of the invention] 3. Detailed description of the invention (b) Industrial application field This invention uses a reduction projection exposure apparatus.

ハ上にステップアンドリピートを行なって露光し、ゲー
トＩＣヤＦＥＴなどの半導体装置を製造する゛　半導体
装置製造法に関し、とくにそのチップ露光部位の位置合
せに関するものである。The present invention relates to a method of manufacturing a semiconductor device, in which semiconductor devices such as gate ICs and FETs are manufactured by performing step-and-repeat exposure on a semiconductor chip, and particularly relates to alignment of the exposed portion of the chip.

（ロ）従来の技術 縮小投影露光装置を使用してウェーハ上にマスク像を結
像して露光する半導体装置製造法において、チップ露光
部位の位置合せは、オファクシスゲローバルアライメン
ト法、オンアクシスグローバルアライメント法およびオ
ンアクシスチップアライメント法（以下チップアライメ
ント法と記す）のいずれかにより行なわれている。一般
に、高精度を要する位置合せの場合には、チップアライ
メント法が採用されている。(b) Conventional technology In a semiconductor device manufacturing method in which a mask image is formed on a wafer and exposed using a reduction projection exposure system, alignment of the chip exposure area is performed using off-axis gellobal alignment method, on-axis global alignment method, and on-axis global alignment method. This is performed by either an alignment method or an on-axis chip alignment method (hereinafter referred to as the chip alignment method). Generally, a chip alignment method is employed for alignment that requires high precision.

チップアライメント法は、各チップ露光部位の位置合せ
の後直ちにその揚で露光を行なうＴＴＬ（Ｔｈｒｏｕｇ
ｈ　　ｌ’ｈｅ　　１−ｅｎｓ　）方式と、各チップ露
光部位に設けられたアライメントマークによる位置合ゼ
の後、任意のオフセット聞の値だけウェーハの載置され
たステージを移動させて露光を行なう偽ＴＴＬ方式とが
ある。The chip alignment method is a TTL (Through TTL) method in which exposure is performed immediately after positioning each chip exposure area.
h l'he 1-ens) method and a false method in which exposure is performed by moving the stage on which the wafer is placed by an arbitrary offset value after alignment using alignment marks provided at each chip exposure site. There is a TTL method.

（ハ）発明が解決しようとする問題点 上記の半導体装置製造法では、露光および位置合せ（ア
ライメント）に用いる光は、できるだけ異なる波長の光
を用い、アライメント光ではレジストが感光しないもの
を採用する必要がある。しかしながら、異なる２波長以
上の光を用いることによって、縮小投影レンズの設計は
色収差などを考慮して困難となる。この点で上記のオフ
アクシス法の方が露光と７ライメントとが別々の設計と
なっているので有利であるが、アライメントの後露光す
るまでの間に、ステージを移動しなければならず、精度
において難点があった。つまり、上記の偽ＴＴＬ方式で
は、第４Ａ〜４Ｂ図に示すように、アライメント光軸Ａ
１０と露光光軸Ａ２０とが一致していないので、物理的
にウェーハ３０の載置されたステージ３１を移動させな
い限り、同一チップ露光部位３２でチップアライメント
、露光という一連の動作は不可能であった。また第５図
に示すように、チップアライメント位置（図中実線で示
す）のステージ座標を（ＸＬ　、　Ｙｔ　）とすると、
露光する場合の位置（図中破線で示すンのステージ座標
は（Ｘ□＋ａ　、　Ｙｔ　＋ｂ　）となり、ステージオ
フセット量（Ｘ、　Ｙ）−（ａ　、　ｂ　）を必要とし
た。(c) Problems to be solved by the invention In the above semiconductor device manufacturing method, the light used for exposure and alignment uses light of wavelengths as different as possible, and the alignment light does not expose the resist. There is a need. However, by using light having two or more different wavelengths, it becomes difficult to design a reduction projection lens in consideration of chromatic aberration and the like. In this respect, the above-mentioned off-axis method is more advantageous because the exposure and 7-alignment are designed separately, but the stage must be moved after alignment and before exposure, resulting in less precision. There were some difficulties. In other words, in the pseudo TTL method described above, as shown in FIGS. 4A and 4B, the alignment optical axis A
10 and the exposure optical axis A20 do not match, it is impossible to perform a series of operations such as chip alignment and exposure at the same chip exposure area 32 unless the stage 31 on which the wafer 30 is mounted is physically moved. Ta. Further, as shown in Fig. 5, if the stage coordinates of the chip alignment position (indicated by a solid line in the figure) are (XL, Yt),
The stage coordinates of the position for exposure (indicated by the broken line in the figure) were (X□+a, Yt+b), and the stage offset amount (X, Y) - (a, b) was required.

この発明は上記の事情に鑑みてなされたもので、ステー
ジを移動させることなく同一場所でチップアライメント
と露光とが可能な半導体装置製造法を提供しようとする
ものである。The present invention has been made in view of the above-mentioned circumstances, and aims to provide a semiconductor device manufacturing method that allows chip alignment and exposure to be performed at the same location without moving the stage.

（ニ）問題点を解決するための手段および作用この発明
の構成は、ウェーハ上のチップ露光部位近傍に位置合せ
用の７ライメンドマークを設け、そのアライメントマー
クに所定波長を有する光を照射してチップ露光部位の位
置合せを行ない、その後前記所定波長と異なる波長を有
する光をレティクルに照射し、マスク像を前記チップ露
光部位に縮小投影して露光することを特徴とする半導体
装置製造法である。(d) Means and operation for solving the problem The structure of the present invention is to provide seven alignment marks for alignment near the chip exposure area on the wafer, and to irradiate the alignment marks with light having a predetermined wavelength. A method for manufacturing a semiconductor device, characterized in that a chip exposure area is aligned by using a reticle, and then a reticle is irradiated with light having a wavelength different from the predetermined wavelength, and a mask image is reduced and projected onto the chip exposure area for exposure. be.

（ホ）実施例 以下この発明の実施例を図面にて詳述するが、この発明
が以下の実施例に限定されるものではない。(e) Examples Examples of the present invention will be described in detail below with reference to the drawings, but the invention is not limited to the following examples.

第１〜３図において、１はウェーハで、たとえばＰ型シ
リコンのものであり、その表面に複数のチップ露光部位
（以下チップと記す）２が設定されている。このウェー
ハ１は縮小投影露光装置（図示しない）のステージ３上
に載置される。チップ２に目的とする半導体装置、たと
えば大規模集積回路（ＬＳＩ）を製造するにあたって、
まず、ウェーハ１の表面にレジスト膜を形成する。レジ
スト膜の厚みはたとえば０．５μｍ程度である。次に１
．チップ２の１１１１分の約１０倍に拡大されたレティ
クル上に形成されたアライメントマークに、コンデンサ
レンズで作った露光用のたとえば紫外線の平行光束を照
射し、レティクルを透過した光を縮小投影レンズ４を通
してレジスト膜上にアライメ、ントマーク５を形成する
。レジスト膜上のアライメントマーク５ａは、、アライ
メント光軸Ａ１と露光光軸Ａ２とのＸ軸方向とＹ軸方向
との偏位力を考慮して露光対象のチップ２１近傍に形成
される。すなわち、第２〜３図に示すように、チップ２
１の上段にあるチップ２２に形成される。In FIGS. 1 to 3, 1 is a wafer made of, for example, P-type silicon, and a plurality of chip exposure areas (hereinafter referred to as chips) 2 are set on the surface of the wafer. This wafer 1 is placed on a stage 3 of a reduction projection exposure apparatus (not shown). When manufacturing a target semiconductor device such as a large-scale integrated circuit (LSI) on the chip 2,
First, a resist film is formed on the surface of the wafer 1. The thickness of the resist film is, for example, about 0.5 μm. Next 1
．． The alignment mark formed on the reticle, which has been magnified approximately 10 times 1111 times as much as the chip 2, is irradiated with a parallel beam of light, such as ultraviolet light, for exposure made with a condenser lens, and the light that has passed through the reticle is applied to the reduction projection lens 4. An alignment mark 5 is formed on the resist film through the resist film. The alignment mark 5a on the resist film is formed in the vicinity of the chip 21 to be exposed, taking into consideration the deviation force between the alignment optical axis A1 and the exposure optical axis A2 in the X-axis direction and the Y-axis direction. That is, as shown in FIGS.
1 is formed on the chip 22 located at the upper stage of the chip 1.

つぎに、アライメントマーク５に紫外線とは異な、る波
長を有する、たとえば）（ｅ−Ｎｅレーザによるアライ
メント光を照射し、フライメントマーク５からの反射光
をたとえばＩＴＶカメラにて検出してチップアライメン
トを行なう。このチップアライメントによって、チップ
２１の位置合せは完了し、ステージ３を移動させること
なくチップ２１にレティクルのマスク像を縮小投影レン
ズで縮小して露光する。したがうて、チップ２１を露光
する際のアライメントステージ座標を（Ｘ、Ｙ）−（Ｘ
ｔ　、Ｙｌ）・＝−（１−１）とすると、露光ステージ
座標は （Ｘ、　Ｙ）＝　（Ｘｔ　、　Ｙｔ　）・＝・・・（１
−２）である。Next, the alignment mark 5 is irradiated with alignment light having a wavelength different from ultraviolet rays, e.g., from an e-Ne laser, and the reflected light from the alignment mark 5 is detected with, for example, an ITV camera, and the chip alignment is performed. Through this chip alignment, the positioning of the chip 21 is completed, and the mask image of the reticle is reduced and exposed on the chip 21 with the reduction projection lens without moving the stage 3. Therefore, the chip 21 is exposed. The alignment stage coordinates are (X, Y) - (X
t, Yl)・=−(1-1), the exposure stage coordinates are (X, Y)=(Xt, Yt)・=・・・(1
-2).

以上において、１つのチップ２１への露光が完了する。In the above steps, exposure of one chip 21 is completed.

つぎに、チップ２３へ露光すべく、チップ２４に設けら
れたアライメントマーク５ｂにアライメント光を照射し
てチップアライメントを行ない、その後チ、ツブ２３へ
露光がなされる。そして従来同様、ステップアンドリピ
ートを行ない、ウェーハ１上のすべてのチップ２への露
光をし、目的とする半導体装置がウェーハ１上に１１数
製造される。Next, in order to expose the chip 23, the alignment mark 5b provided on the chip 24 is irradiated with alignment light to perform chip alignment, and then the chip 23 is exposed. Then, as in the conventional method, step-and-repeat is performed to expose all the chips 2 on the wafer 1, and eleven target semiconductor devices are manufactured on the wafer 1.

上記実施例において、１チツプの１シヨツトの露光時間
を３５０ｍ５ｅｃ　、、全体ショツト数を３０とすると
、１時間あたり５１枚のウェーハ１を処理することがで
きる。In the above embodiment, assuming that the exposure time for one shot of one chip is 350 m5ec and the total number of shots is 30, 51 wafers 1 can be processed per hour.

なお、上記実施例において、レジスト膜上のアライメン
トマークは、露光対象となるチップの上段のチップに設
けられたが、アライメント光軸と露光光軸との対応で、
目的のチップの側方のチップに設けられるものであって
もよく、あるいは目的のチップの下段のチップに設けら
れるものであってもよい。In the above example, the alignment mark on the resist film was provided on the upper chip of the chip to be exposed, but due to the correspondence between the alignment optical axis and the exposure optical axis,
It may be provided on a chip to the side of the target chip, or it may be provided on a chip below the target chip.

（へ）発明の効果 この発明によれば、あるチップを露光する場合、レティ
クル上でのアライメントマーク位置及びチップサイズ等
を工夫することにより、そのチップの近傍のアライメン
トマークで７ライメントすることにより、ステージを移
動させないでその場で露光することができ、スループッ
トが向上する半導体装置製造法が得られる。また、無駄
なステージ移動量がなくなることによって、アライメン
ト精度が向上する。すなわち、チップアライメントエラ
ーをＥ□、ステージ移動量エラーをＥ２とすると、ステ
ージ移動をするものではその精度Ｐｔは、Ｐｔ（〒’ｔ
＋Ｅ％となるが、この発明においてはステージ移動聞か
ないため、Ｅ２−０であり、したがって精［１！　Ｐ　
２は、Ｐ２−Ｅｔとなって、従来のものに比べて精度が
向上する。さらに、アライメント精度が向上することに
よって、歩留りも向上するものである。(F) Effects of the Invention According to this invention, when exposing a certain chip, by devising the alignment mark position on the reticle, chip size, etc., and performing seven alignments with the alignment marks near the chip, A semiconductor device manufacturing method that can perform exposure on the spot without moving the stage and improves throughput can be obtained. Furthermore, by eliminating unnecessary stage movement, alignment accuracy is improved. That is, if the chip alignment error is E□ and the stage movement error is E2, then the accuracy Pt of a device that moves the stage is Pt(〒't
+E%, but in this invention, since the stage does not move, it is E2-0, and therefore the precision [1! P
2 becomes P2-Et, and the accuracy is improved compared to the conventional one. Furthermore, by improving the alignment accuracy, the yield is also improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の実施例におけるアライメント光軸、
露光光軸およびチップ露光部位の関係を示す縮小投影装
置の部分縦断面図、第２図は実施例におけるウェーハの
平面図、第３図はウェーハの要部拡大平面図、第４図Ａ
およびＢは従来例におけるアライメント光軸、露光光軸
およびチップ露光部位の関係を示す縮小投影装置の部分
縦断面図、第５図は従来例の７ライメントマークと露光
の際のステージ移動を説明するためのウェーハ要部拡大
平面図である。 １・・・・・・ウェーハ、 ２．２１，２２，２３．２４・・・・・・チップ露光部
位、５．５ａ、５ｂ・・・・・・アライメントマーク。 ′！ｊｓ２図 第３図 第４図Ａ　　　　第４図Ｂ ｋｊＩ！５５図FIG. 1 shows the alignment optical axis in an embodiment of this invention.
FIG. 2 is a plan view of the wafer in the embodiment; FIG. 3 is an enlarged plan view of the main part of the wafer; FIG. 4A
and B is a partial vertical cross-sectional view of a reduction projection device showing the relationship between the alignment optical axis, the exposure optical axis, and the chip exposure area in the conventional example, and FIG. 5 explains the 7 alignment marks in the conventional example and the stage movement during exposure. FIG. 1...Wafer, 2.21, 22, 23.24...Chip exposure site, 5.5a, 5b...Alignment mark. ′! js2Figure 3Figure 4Figure 4A Figure 4B kjI! Figure 55

Claims (1)

【特許請求の範囲】[Claims] １、ウェーハ上のチップ露光部位近傍に位置合せ用のア
ライメントマークを設け、そのアライメントマークに所
定波長を有する光を照射してチップ露光部位の位置合せ
を行ない、その後前記所定波長と異なる波長を有する光
をレテイクルに照射し、マスク像を前記チップ露光部位
に縮小投影して露光することを特徴とする半導体装置製
造法。1. An alignment mark for positioning is provided near the chip exposure area on the wafer, and the alignment mark is irradiated with light having a predetermined wavelength to align the chip exposure area, and then a light beam having a wavelength different from the predetermined wavelength is applied to the alignment mark. 1. A method of manufacturing a semiconductor device, comprising: irradiating a reticle with light to reduce and project a mask image onto the chip exposure area for exposure.