JPS62281328A - Manufacture of semiconductor device - Google Patents
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- Drying Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微細配線を
備える半導体装置の製造方法に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device including fine wiring.
一般に半導体装置の配線にはアルミニウム薄膜を所要パ
ターンに形成したものを利用しており、このパターン形
成に際してはプラズマエツチング法等のいわゆるドライ
エツチング法が利用されている。しかしながら、この種
のアルミニウム薄膜のドライエツチングにおいて、アル
ミニウムの配線のパターン占有面積率（（パターンの存
在する面積／ペレット面積）Ｘ１００）が４０％以下で
ある場合、配線細りが発生することが知られている。特
に、この配線細りは、下地がシリコン窒化膜である場合
に顕著である。Generally, a thin aluminum film formed into a desired pattern is used for the wiring of a semiconductor device, and a so-called dry etching method such as a plasma etching method is used to form this pattern. However, in dry etching of this type of aluminum thin film, it is known that thinning of the wiring occurs if the pattern occupation area ratio of the aluminum wiring ((area where pattern exists/pellet area) x 100) is less than 40%. ing. This thinning of the wiring is particularly noticeable when the underlying layer is a silicon nitride film.
このため、この配線細り防止方法として、従来では、エ
ツチングを低圧力、低２ｔｉｆｆｉの条件で行う方法、
或いはエツチング条件は同一でパターン占有面積率を大
きくするためにダミーパターンを入れる方法、更には配
線自身を太くするという方法等が提案されている。For this reason, conventional methods for preventing thinning of the wiring include methods in which etching is performed under low pressure and low 2tiffi conditions;
Alternatively, a method has been proposed in which a dummy pattern is inserted in order to increase the pattern occupation area ratio under the same etching conditions, or a method in which the wiring itself is made thicker.
上述した従来の方法において、第１のエツチング条件を
変更する方法では、配線細りを防止する上では有効であ
るが、エツチング条件によってはデポジションが発生し
易くなり、製造する半導体装置を汚染する等信頼性を低
下させるという問題がある。In the conventional method described above, the method of changing the first etching condition is effective in preventing wiring thinning, but depending on the etching conditions, deposition may easily occur, contaminating the semiconductor device being manufactured, etc. There is a problem of lowering reliability.
また、第２のダミーパターンを入れる方法は、上層配線
の形成にこの方法を適用すると、このダミーパターンと
下層配線との間に余分な容量が発生し、動作に高速性を
要求される半導体装置では特性の劣化を招くことになる
。Furthermore, if this method of inserting the second dummy pattern is applied to the formation of the upper layer wiring, extra capacitance will be generated between the dummy pattern and the lower layer wiring, resulting in semiconductor devices that require high-speed operation. This will lead to deterioration of characteristics.
また、第３の配線自身を太くする方法は、微細な配線構
造を有する半導体装置には不適当であるという問題があ
る。Furthermore, the method of increasing the thickness of the third wiring itself has a problem in that it is inappropriate for semiconductor devices having fine wiring structures.
本発明の半導体装置の製造方法は、デポジションや容量
の増加を招くことなく、しかも配線の微細化を達成でき
る配線の形成を可能とするものである。The method for manufacturing a semiconductor device of the present invention makes it possible to form interconnects that can be miniaturized without causing deposition or an increase in capacitance.
本発明の半導体装置の製造方法は、金属薄膜を所要パタ
ーンにドライエツチングするに際し、ダミーパターンを
加えたパターン占有面積率がペレット面積に対して４０
％以上となるような状態でドライエツチングを行い、そ
の後にダミーパターンをエツチング除去する工程を含ん
でいる。In the semiconductor device manufacturing method of the present invention, when dry etching a metal thin film into a desired pattern, the pattern occupation area ratio including the dummy pattern is 40% of the pellet area.
% or more, and then the dummy pattern is removed by etching.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）〜（ｄ）は本発明を二層配線集積回路に適
用した実施例を製造工程順に示す断面図であり、第２図
は第１図（ｂ）における平面図である。FIGS. 1(a) to 1(d) are sectional views showing an embodiment in which the present invention is applied to a two-layer wiring integrated circuit in the order of manufacturing steps, and FIG. 2 is a plan view of FIG. 1(b).
先ず、第１図（ａ）のように通常の方法によりシリコン
基板１上にシリコン酸化膜２．第１アルミニウム配線３
及びシリコン窒化膜４を形成した後、この上に第２アル
ミニウム配線を形成するアルミニウム膜５を全面に形成
する。そして、このアルミニウム膜５上には所要パター
ンにフォトレジスト６を形成する。この場合、フォトレ
ジスト６は本来の第２アルミニウム配線に相当する微細
幅の配線パターンのマスク６ａを形成するとともに、所
要の面積のダミーパターンを形成する領域にもマスク６
ｂを形成しておく。そして、これらマスク６ａ、６ｂを
加えた面積は、シリコン基板１の面積に対して４０％以
上の占有面積率となるようにダミーパターンのマスク６
ｂの大きさを設定しておく。First, as shown in FIG. 1(a), a silicon oxide film 2. is formed on a silicon substrate 1 by a normal method. First aluminum wiring 3
After forming a silicon nitride film 4, an aluminum film 5 on which a second aluminum wiring will be formed is formed over the entire surface. Then, on this aluminum film 5, a photoresist 6 is formed in a desired pattern. In this case, the photoresist 6 forms a mask 6a of a wiring pattern with a fine width corresponding to the original second aluminum wiring, and also forms a mask 6a in a region where a dummy pattern of a required area is to be formed.
Form b. The dummy pattern mask 6
Set the size of b.
次いで、前記フォトレジスト６をマスクにして前記アル
ミニウム膜５のプラズマエツチングを行い、その後フォ
トレジスト６を除去することにより同図（ｂ）のように
第２アルミニウムの配線パターン５ａ及びダミーパター
ン５ｂを形成する。Next, plasma etching is performed on the aluminum film 5 using the photoresist 6 as a mask, and then the photoresist 6 is removed to form a second aluminum wiring pattern 5a and a dummy pattern 5b as shown in FIG. do.
したがって、このプラズマエツチングに際しては、第２
図のようにアルミニウムで構成されるパターン５ａ、５
ｂの合計の面積は、ペレット面積に対して１４＋０％以
上の占有面積率を有していることになり、このため、通
常の条件でのプラズマエツチング方法によってエツチン
グを行っても、更に下地がシリコン窒化膜３であるのに
関わらず配線細りは発生せず、良好なパターンの配線を
得ることができる。Therefore, during this plasma etching, the second
Patterns 5a, 5 made of aluminum as shown in the figure
The total area of b has an occupied area ratio of 14+0% or more with respect to the pellet area. Therefore, even if etching is performed by the plasma etching method under normal conditions, the underlying silicon Although the nitride film 3 is used, thinning of the wiring does not occur, and a wiring with a good pattern can be obtained.
次いで、第１図（ｃ）のように、本来必要な配線パター
ン５ａのみを覆うようにフォトレジスト７を選択形成し
、再びプラズマエツチングを行ない、同図（ｄ）のよう
に、前記ダミーパターン５ｂをエツチング除去する。そ
の後、フォトレジスト７を除去することにより配線パタ
ーン５ａによって必要とされる第２アルミニウム配線５
ａが形成される。Next, as shown in FIG. 1(c), a photoresist 7 is selectively formed so as to cover only the originally necessary wiring pattern 5a, and plasma etching is performed again to form the dummy pattern 5b as shown in FIG. 1(d). Remove by etching. After that, by removing the photoresist 7, the second aluminum wiring 5 required by the wiring pattern 5a is removed.
a is formed.
この場合、ダミーパターン５ｂは最終適には除去される
ので、第１アルミニウム配線３との間に不要な容量を構
成することもなく、半導体装置の動作の高速性が損なわ
れることもない。In this case, since the dummy pattern 5b is finally removed, no unnecessary capacitance is formed between the dummy pattern 5b and the first aluminum wiring 3, and the high speed operation of the semiconductor device is not impaired.
なお、このダミーパターン５ｂの除去に際してはウェッ
トエツチング法を用いてもよい。Note that a wet etching method may be used to remove this dummy pattern 5b.
また、前記実施例では二層配線に本発明を適用した例を
示したが、これに限られるものではなく、単層或いは三
層以上の配線構造の場合にも同様に適用できる。更に、
アルミニウム以外の金属薄膜のパターン形成に際しても
同様の問題が生していれば、本発明を同様に適用するこ
とも可能である。In addition, although the embodiment described above shows an example in which the present invention is applied to a two-layer wiring, the present invention is not limited to this, and can be similarly applied to a single-layer wiring structure, or a wiring structure of three or more layers. Furthermore,
If the same problem occurs when patterning thin films of metals other than aluminum, the present invention can be similarly applied.
以上説明したように本発明は、金属薄膜を所要パターン
にドライエツチングするに際し、ダミーパターンを加え
たパターン占有面積率が４０％以上となるような状態で
ドライエツチングを行い、その後にダミーパターンをエ
ツチング除去しているので、ドライエツチングによる金
属薄膜パターンの配線細りの発生を防止することができ
、微細配線構造の製造を可能にするとともに、不要な容
量を生じさせることもなく半導体装置の高速動作を阻害
することもない。As explained above, in the present invention, when dry etching a metal thin film into a desired pattern, the dry etching is performed in a state where the pattern occupation area ratio including the dummy pattern is 40% or more, and then the dummy pattern is etched. This prevents thinning of the metal thin film pattern wiring due to dry etching, making it possible to manufacture fine wiring structures, and allowing high-speed operation of semiconductor devices without creating unnecessary capacitance. There is no obstruction.
第１図（ａ）〜（ｄ）は本発明方法を製造工程順に示す
断面図、第２図は第１図（ｂ）の平面図である。1(a) to 1(d) are cross-sectional views showing the method of the present invention in the order of manufacturing steps, and FIG. 2 is a plan view of FIG. 1(b).
Claims (3)
に際し、ダミーパターンを加えたパターン占有面積率が
ペレット面積に対して４０％以上となるような状態でド
ライエッチングを行い、その後にダミーパターンをエッ
チング除去する工程を含むことを特徴とする半導体装置
の製造方法。(1) When dry etching the metal thin film into the desired pattern, dry etching is performed in such a way that the pattern occupation area ratio including the dummy pattern is 40% or more of the pellet area, and then the dummy pattern is removed by etching. 1. A method of manufacturing a semiconductor device, the method comprising the step of:
第１項記載の半導体装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the metal thin film is an aluminum film.
なる特許請求の範囲第２項記載の半導体装置の製造方法
。(3) The method of manufacturing a semiconductor device according to claim 2, wherein the metal thin film is formed using a silicon nitride film as a base.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12324686A JPS62281328A (en) | 1986-05-30 | 1986-05-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP12324686A JPS62281328A (en) | 1986-05-30 | 1986-05-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281328A true JPS62281328A (en) | 1987-12-07 |
Family
ID=14855824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12324686A Pending JPS62281328A (en) | 1986-05-30 | 1986-05-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281328A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459832A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1986
- 1986-05-30 JP JP12324686A patent/JPS62281328A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459832A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0583176B2 (en) * | 1987-08-31 | 1993-11-25 | Tokyo Shibaura Electric Co |
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