JPS62279717A - Data transfer system - Google Patents

Abstract

PURPOSE:To send a data through one signal line and to simplify a signal converting circuit by converting a data to be transferred into a data signal included in clock information at every bit and sending the result through the signal line. CONSTITUTION:A clock signal CL has a period Tc, a shift register 11 reads each bit by one word of a data D1 written in each stage at the trailing timing of the signal CL sequentially and gives an output as the NRZ system data signal S1. The signal S1 is converted into a data signal S2 by an AND circuit 12. A differentiation device 13 outputs the pulse signal P of a period Tc whose pulse width is equal to the delay time. An OR circuit 14 generates a data signal S3 from the signals S2 and P to form a signal including the clock information at every bit of the transferred data. The signal S3 is sent to the signal line 2 and written in the shift register 32 at the leading timing of the data signal S4. The storage content of each stage written is read as the data D1. Thus, the data is sent.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はデータ転送方式に関し、特にデータ転送距離が
比較的短い場合に適するデータ転送方式〔従来の技術〕 比較的近距離でデータ伝送を行う場合、ハードウェア規
模が小さく経済的なデータ転送方式を用いることが必要
である。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a data transfer method, and particularly a data transfer method suitable for a case where the data transfer distance is relatively short [Prior Art] Comparatively When transmitting data over short distances, it is necessary to use an economical data transfer method with small hardware scale.

第２図は、かかる場合よく用いられている従来のデータ
転送方式の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a conventional data transfer method that is often used in such cases.

第２図において、４争５は、転送すべきデータＤ１の１
ワードを構成するビット数に等しい段数を有するシフト
レジスタ、２・６は信号線である。In FIG. 2, 4th issue 5 is 1 of the data D1 to be transferred.
The shift register has the number of stages equal to the number of bits constituting a word, and 2 and 6 are signal lines.

データＤ１の１ワ一ド分の各ビットが送信側のシフトレ
ジスタ４の入力端子ＩＮから各段に並列に書込まれる。Each bit of one word of data D1 is written in parallel to each stage from the input terminal IN of the shift register 4 on the transmission side.

クロック端子ＣＬＫ　に入力するクロック信号ＣＬＫよ
って各段の記憶内容が順次出力端子ＯＵＴ　　から読出
され、ＮＲＺ　方式のデータ信号Ｓ１となる。The storage contents of each stage are sequentially read out from the output terminal OUT by the clock signal CLK inputted to the clock terminal CLK, and become an NRZ type data signal S1.

データ信号Ｓ１は信号線２によ邊、クロック信号ＣＬは
信号線６により、受信側のシフトレジスタ５へ伝送され
る。The data signal S1 is transmitted through the signal line 2, and the clock signal CL is transmitted through the signal line 6 to the shift register 5 on the receiving side.

シフトレジスタ５は、入力端子ＩＮに入力するデータ信
号Ｓ１をクロック信号ＣＬによって順次各段に書込む。The shift register 5 sequentially writes the data signal S1 input to the input terminal IN into each stage using the clock signal CL.

全段が書込まれると、各段の記憶内容は出力端子ＯＵＴ
　から並列に読出されてデータＤ１となる。When all stages are written, the memory contents of each stage are output to the output terminal OUT.
are read out in parallel to become data D1.

第２図に示す従来例は、以上説明したようにＮＲＺ　方
式のデータ信号Ｓ１とクロック信号ＣＬとを信号線２・
６で伝送するので、ハードウェア規模は小さいが２本の
信号線２・６を必要とする。In the conventional example shown in FIG. 2, as explained above, the NRZ system data signal S1 and clock signal CL are connected to the signal line 2.
6, the hardware scale is small, but two signal lines 2 and 6 are required.

信号線で伝送するデータ信号を、各ビット毎にクロック
情報を含む方式の信号に変換するか、あるいはスクラン
ブルすれば、クロック信号の伝送は必ずしも必要ではな
いが、従来知られているこのような信号変換やスクラン
ブルをするには高価なハードウェアを必要とする。If the data signal transmitted over the signal line is converted into a signal that includes clock information for each bit, or if it is scrambled, transmission of the clock signal is not necessarily necessary, but conventionally known such signals Conversion and scrambling require expensive hardware.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上説明したように従来のデータ転送方式は、クロック
信号を伝送しようとすれば２本の信号線を必要とし、ク
ロック信号を伝送しなければ高価なハードウェアを必要
とするので経済的でないという欠点がある。As explained above, conventional data transfer methods require two signal lines to transmit a clock signal, and if the clock signal is not transmitted, expensive hardware is required, making them uneconomical. There is.

本発明の目的は、上記の欠点を解決して信号線を１本し
か必要とせず、しかもハードウェア規模の小さいデータ
転送方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks and provide a data transfer system that requires only one signal line and has small hardware scale.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデータ転送方式は、繰返し周期がｈｚ方式のデ
ータ信号のクロック周期に等しく、前記データ信号の波
形が状態″０”から状態″１″に変化するクロック位相
において始まり、前記データ信号の波形が状態“１”か
ら状態″′０＃に戻るクロック位相より早いクロック位
相において終るパルスの列であるパルス信号Ｐを発生す
るパルス発生手段と、前記データ信号の波形が状態“０
＃でアシ、シかも前記パルス信号Ｐのパルスがでていな
い期間においては状態１０”になシ、その他の期間にお
いては状態“１”になる出力信号を出力する合成手段と
、を備える送信手段と、前記出力信号を伝送する信号線
と、この信号線により伝送された前記出力信号を受信す
る受信手段とを具備して構成される。The data transfer method of the present invention starts at a clock phase in which the repetition period is equal to the clock period of the data signal of the Hz method, and the waveform of the data signal changes from the state "0" to the state "1", and the waveform of the data signal pulse generating means for generating a pulse signal P which is a train of pulses ending at a clock phase earlier than the clock phase in which the data signal returns from state "1" to state "'0#";
transmitting means for outputting an output signal that is in the state "10" during a period in which the pulse signal P does not generate a pulse and is in the state "1" in other periods; , a signal line for transmitting the output signal, and a receiving means for receiving the output signal transmitted by the signal line.

〔実施例〕〔Example〕

以下実施例を示す図面を参照して本発明について詳細に
説明する。The present invention will be described in detail below with reference to drawings showing embodiments.

第１図は１本発明のデータ転送方式の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of the data transfer system of the present invention.

第１図に示す実施例は、データＤ１を入力しデータ信号
Ｓ３を出力する送信部１と、データ信号Ｓ３を伝送する
信号線２と、信号＃ｊ２からのデータ信号Ｓ３を入力し
データＤ１を出力する受信部３とを具備して構成されて
いる。The embodiment shown in FIG. 1 includes a transmitter 1 that inputs data D1 and outputs a data signal S3, a signal line 2 that transmits the data signal S3, and a transmitter that inputs data signal S3 from signal #j2 and outputs data D1. It is configured to include a receiving section 3 for outputting.

送信部１は、データＤ１の１ワードを構成するビット数
に等しい段数を有し、入力端子ＩＮにデータＤ１を入力
し、クロック端子ＣＬＫ　にクロック信号ＣＬを入力し
、出力端子ＯＵＴ　からデータ信号Ｓ１を出力するシフ
トレジスタエ１と、データ信号Ｓトクロック信号ＣＬを
入力しデータ信号Ｓ２を出力するＡＮＤ回路１２と、ク
ロック信号ＣＬを入力しパルス信号Ｐを出力する微分器
１３と、データ信号Ｓ２・パルス信号Ｐを入力しデータ
信号Ｓ３を出力するＯＲ回路１４とを備えて構成されて
いる。The transmitter 1 has a number of stages equal to the number of bits constituting one word of data D1, inputs data D1 to an input terminal IN, inputs a clock signal CL to a clock terminal CLK, and outputs a data signal S1 from an output terminal OUT. a shift register 1 that outputs a data signal S and a clock signal CL, an AND circuit 12 that inputs a clock signal CL and outputs a data signal S2, a differentiator 13 that inputs a clock signal CL and outputs a pulse signal P, and a data signal S2. - An OR circuit 14 that inputs the pulse signal P and outputs the data signal S3.

微分器１３は、クロック信号ＣＬを入力する遅延回路１
３１＠ＮＯＴ回路１３２と、遅延回路１３１・ＮＯＴ回
路１３２の出力を入力しパルス信号Ｐを出力するＮＯＲ
回路１３３とを有して構成されている。The differentiator 13 is a delay circuit 1 that inputs the clock signal CL.
31@NOR which inputs the outputs of the NOT circuit 132 and the delay circuit 131/NOT circuit 132 and outputs the pulse signal P.
The circuit 133 is configured to include a circuit 133.

受信部３は、データ信号Ｓ３を入力しデータ信号Ｓ４を
出力する遅延回路３１と、シフトレジスタ１１が有する
と同数の段数を有し、入力端子ＩＮにデータ信号Ｓ３を
入力し、クロック端子ＣＬＫにデータ信号Ｓ４を入力し
、出力端子ＯＵＴ　からデータＤ１を出力するシフトレ
ジスタ３２とを備えて構成されている。The receiving section 3 has a delay circuit 31 that inputs the data signal S3 and outputs the data signal S4, and has the same number of stages as the shift register 11 has, inputs the data signal S3 to the input terminal IN, and outputs the data signal S4 to the clock terminal CLK. The shift register 32 receives the data signal S4 and outputs the data D1 from the output terminal OUT.

第３図は、第１図に示す実施例の動作を説明するための
タイムチャートである。FIG. 3 is a time chart for explaining the operation of the embodiment shown in FIG.

まず、送信部１の動作について説明する。First, the operation of the transmitter 1 will be explained.

クロック信号ＣＬは、第３図に図示するように期間Ｔ　
Ｉでローレベル、期間Ｔ＋でハイレベルになる、周期Ｔ
ｃの信号であるとする。The clock signal CL has a period T as shown in FIG.
Low level at I, high level at period T+, period T
Suppose that the signal is c.

シフトレジスタ１１は、各段に書込まれたデータＤ１の
１ワ一ド分の各ビットをクロック信号ＣＬの立下りのタ
イミング〔第３図にｔｒと図示したタイミング〕で順次
読出し、ＮＲＺ　方式のデータ信号Ｓ１として出力する
。データＤ１の各ビットの、論理″１″がハイレベル、
論理＠０″がローレベルに対応し、データ信号Ｓ１とし
て読出されたビット列が・・・・・・“１″・“１″パ
０＃・“０”・′１”・・・・・・となっていたとする
と、データ信号Ｓ１の波形は第３図に図示する如くにな
る。The shift register 11 sequentially reads each bit of one word of the data D1 written in each stage at the falling timing of the clock signal CL [timing shown as tr in FIG. It is output as a data signal S1. The logic "1" of each bit of data D1 is high level,
The logic @0'' corresponds to a low level, and the bit string read as the data signal S1 is ``1'', ``1'', pa0#, ``0'', '1''... Assuming that, the waveform of the data signal S1 will be as shown in FIG.

データ信号Ｓ１は、ＡＮＤ回路１２によりＲＺ方式のデ
ータ信号Ｓ２に変換される。The data signal S1 is converted by the AND circuit 12 into an RZ type data signal S2.

微分器１３が有する遅延回路１３１の遅延時間Ｔｐを、
データ信号Ｓ２がハイレベルであシ得る時間長、すなわ
ちクロック信号ＣＬのハイレベルである期間Ｔ２より十
分短く設定する。微分器１３は、パルス幅が遅延時間Ｔ
ｐに等しく、ハイレベル側に突出し、繰返し周期が周期
Ｔｃに等しいパルス列であるパルス信号Ｐを出力する。The delay time Tp of the delay circuit 131 included in the differentiator 13 is
It is set to be sufficiently shorter than the length of time that the data signal S2 can be at a high level, that is, the period T2 during which the clock signal CL is at a high level. The differentiator 13 has a pulse width equal to the delay time T.
A pulse signal P, which is a pulse train having a repetition period equal to the period Tc and protruding to the high level side, is output.

パルス信号Ｐの立上プのタイミングは、データ信号Ｓ２
の立上り得るクロック位相に一致しており、パルス信号
Ｐの立下υのタイミングは、データ（Ｗ号、３２の立下
り得るクロック位相よ〕早くなっている。The rising timing of the pulse signal P is based on the data signal S2.
The timing of the fall υ of the pulse signal P is earlier than the clock phase in which the data (No. W, 32) can fall.

ＯＲ回路１４は、データ信号Ｓ２とパルス信号Ｐとから
データ信号Ｓ３を作る。データ信号Ｓ３は、繰返し周期
Ｔｃで必ず立上るので、転送するデータの各ビット毎に
クロック情報を含んだ信号になっている。The OR circuit 14 generates a data signal S3 from the data signal S2 and the pulse signal P. Since the data signal S3 always rises at the repetition period Tc, it is a signal containing clock information for each bit of data to be transferred.

次に、受信部３の動作について説明する。Next, the operation of the receiving section 3 will be explained.

遅延回路３１の遅延時間Ｔｄを遅延回路１３１の遅延時
間Ｔｐよりは長く、期間Ｔ２よりは短く設定する。その
結果、シフトレジスタ３２に入力するデータ信号Ｓ３と
データ信号Ｓ４とのタイミング関係は第３図に８３・Ｓ
４として図示した如くになる。シフトレジスタ３２は、
データ信号Ｓ３をデータ信号Ｓ４の立上りのタイミング
（第３図にｔｗと図示したタイミング）で順次各段に書
込み、全段が書込まれると、各段の記憶内容をデータＤ
１として読出す。The delay time Td of the delay circuit 31 is set longer than the delay time Tp of the delay circuit 131 and shorter than the period T2. As a result, the timing relationship between the data signal S3 and the data signal S4 input to the shift register 32 is shown in FIG.
4 as shown in the figure. The shift register 32 is
The data signal S3 is sequentially written to each stage at the rising timing of the data signal S4 (timing shown as tw in FIG. 3), and when all stages are written, the stored contents of each stage are transferred to the data D.
Read as 1.

第１図に示す従来例は、以上説明したように転送するデ
ータの各ビット毎にクロック情報を含んだデータ信号Ｓ
３を信号線２で伝送するので、クロック信号ＣＬを伝送
する必要がない。In the conventional example shown in FIG. 1, the data signal S includes clock information for each bit of data to be transferred as explained above.
3 is transmitted through the signal line 2, there is no need to transmit the clock signal CL.

以上、データＤ１の各ビットの、論理″′１＃がハイレ
ベル、論理”ｏ”がローレベルニ対応スる場合について
本発明の詳細な説明したが、これら対応関係が上記と逆
になる場合にも本発明は適用できる。この場合、クロッ
ク信号ＣＬを反転させ、ＡＮＤ回路１２・ＯＲ回路１４
・Ｎ（、＋１（回路１３３をＯＲ回路・ＡＮＤ回路・Ｎ
ＡＮＤＡＮＤ回路え、シフトレジスタ１１の読出しタイ
ミングを反転したクロック信号の立上りのタイミングに
すれば、データ信号８１〜Ｓ４およびパルス信号Ｐは全
て反転される。シフトレジスタ３２の書込みタイミング
は、遅延回路３１の出力の立下シのタイミングにすれば
よい。The present invention has been described in detail above for the case where the logic "'1#" of each bit of the data D1 corresponds to a high level and the logic "o" corresponds to a low level. The present invention can be applied. In this case, the clock signal CL is inverted and the AND circuit 12/OR circuit 14
・N(,+1(Circuit 133 is OR circuit・AND circuit・N
In the AND circuit, if the read timing of the shift register 11 is set to the rising edge of the inverted clock signal, the data signals 81 to S4 and the pulse signal P are all inverted. The write timing of the shift register 32 may be set to the falling edge timing of the output of the delay circuit 31.

転送すべきデータがもともとＮＲＺ　方式のデータ信号
になっている場合は、送信部１のシフトレジスタ１１は
不要である。この場合、受信部２のシフトレジスタ３２
を、データ信号Ｓ４の立上りのタイミングでデータ信号
Ｓ３をサンプルし識別する識別器に置換える。転送すべ
きデータがＲＺ方式のデータ信号である場合は、送信部
１のＮΦ回路１２も不要である。この場合、受信部２の
シフトレジスタ３２を、データ信号Ｓ４の立上りのタイ
ミングでデータ信号Ｓ３をサンプルするＲＺ信号発生器
に置換える。If the data to be transferred is originally an NRZ data signal, the shift register 11 of the transmitter 1 is not necessary. In this case, the shift register 32 of the receiving section 2
is replaced with a discriminator that samples and identifies the data signal S3 at the rising timing of the data signal S4. If the data to be transferred is an RZ system data signal, the NΦ circuit 12 of the transmitter 1 is also unnecessary. In this case, the shift register 32 of the receiving section 2 is replaced with an RZ signal generator that samples the data signal S3 at the timing of the rise of the data signal S4.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように本発明のデータ転送方式は、
転送すべきデータを、その各ビット毎にクロック情報に
含むデータ信号に変換して信号線で伝送し、クロック信
号を伝送する必要がないので、信号線が一本でよいとい
う効果があり、またこの信号変換を簡単な回路構成で行
えるのでノ・−ドウエア規模が小さく経済的であるとい
う効果がある。As explained in detail above, the data transfer method of the present invention is
The data to be transferred is converted into a data signal included in the clock information for each bit and transmitted over the signal line, and there is no need to transmit the clock signal, so there is an effect that only one signal line is required. Since this signal conversion can be performed with a simple circuit configuration, the hardware size is small and economical.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のデータ転送方式の一実施例を示すブロ
ック図、第２図は従来のデータ転送方式の一例を示すブ
ロック図、第３図は第１図に示す実施例の動作を説明す
るためのタイムチャートである。 １・・・・・・送信部、２・・・・・・信号線、３・・
・・・・受信部、１３・・・・・・微分器、１４・・・
・・・ＯＲ回路。FIG. 1 is a block diagram showing an embodiment of the data transfer method of the present invention, FIG. 2 is a block diagram showing an example of the conventional data transfer method, and FIG. 3 explains the operation of the embodiment shown in FIG. 1. This is a time chart for 1... Transmission unit, 2... Signal line, 3...
...Receiving section, 13...Differentiator, 14...
...OR circuit.

Claims (1)

【特許請求の範囲】 繰返し周期がＲＺ方式のデータ信号のクロック周期に等
しく、前記データ信号の波形が状態“０”から状態“１
”に変化するクロック位相において始まり、前記データ
信号の波形が状態“１”から状態“０”に戻るクロック
位相より早いクロック位相において終るパルスの列であ
るパルス信号Ｐを発生するパルス発生手段と、 前記データ信号の波形が状態“０”であり、しかも前記
パルス信号Ｐのパルスがでていない期間においては状態
“０”になり、その他の期間においては状態“１”にな
る出力信号を出力する合成手段と、 を備える送信手段と、 前記出力信号を伝送する信号線と、 この信号線により伝送された前記出力信号を受信する受
信手段と を具備することを特徴とするデータ転送方式。[Claims] The repetition period is equal to the clock period of the data signal of the RZ system, and the waveform of the data signal changes from state "0" to state "1".
pulse generating means for generating a pulse signal P that is a train of pulses starting at a clock phase in which the waveform of the data signal changes from state "1" to state "0" and ending at a clock phase earlier than the clock phase in which the waveform of the data signal changes from state "1" to state "0"; Outputting an output signal in which the waveform of the data signal is in the state "0", the state is "0" during a period when no pulse of the pulse signal P is generated, and the state is "1" in other periods. A data transfer system comprising: a combining means; a transmitting means comprising: a signal line for transmitting the output signal; and a receiving means for receiving the output signal transmitted by the signal line.