JPS62279655A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS62279655A
JPS62279655A JP61122714A JP12271486A JPS62279655A JP S62279655 A JPS62279655 A JP S62279655A JP 61122714 A JP61122714 A JP 61122714A JP 12271486 A JP12271486 A JP 12271486A JP S62279655 A JPS62279655 A JP S62279655A
Authority
JP
Japan
Prior art keywords
film
polysilicon
melting point
point metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61122714A
Other languages
English (en)
Inventor
Yoshiki Okumura
奥村　喜紀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61122714A priority Critical patent/JPS62279655A/ja
Priority to US07/055,143 priority patent/US4741802A/en
Publication of JPS62279655A publication Critical patent/JPS62279655A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、特に、溝が
形成された半導体基板において、溝の底８５に自己整合
的に素子間分離を形成することができる半導体装置の製
造方法に関する。
［従来の技術］ 従来、たとえばＭＯＳ　（Ｍｅｔａｌ　　Ｑｘｉｄｅ　
　３ｅｍｉｃＯｎｄｕｃ［ｏｒ）ダイナミックメモリの
ような半導体装置においては、半導体基板の素子間分離
領域に溝を形成し、この溝にポリシリコンの膜を電極と
する立体的な電荷蓄積容量を埋め込むことにより、メモ
リセルの高＊積化に伴なう平面的な電荷蓄積容量の減少
を補っている。
第３Ａ図〜第３Ｆ図は、このような従来の半導体装置の
製造方法に６ける各主要工程段階を示す断面図である。
まず、従来の半導体装置の製造方法について、図面を参
照して説明する。
まず、第３Ａ図を参照すると、半導体Ｗ仮１を異方性エ
ツチングすることにより、半導体装１の主面に溝２を形
成する。そして、半導体基板１の主面および満２の内部
全面にわたって高温酸化膜３を堆積させ、ざらにこの鵠
化膜３の一部をエツチングして直接コンタクト４な形成
する。ざらに、醇化！ＩＡ３上に、半導体基板１とは反
対の電導型のイオンを含むポリシリコン膜５をＨ１積さ
せ、ざらに直接コンタクト４を介して、半導体基板１中
に、半導体基板１とは反対の電導型のイオンからなる拡
Ｗ１層６を形成する。
次に、第３Ｂ図を参照すると、溝２の内部も含めてポリ
シリコン膜５の全面上にレジストアを塗ｔ５する。
次に、第３Ｃ図を参照すると、露光、現像によって、満
２の内部からレジストアが除去されかつ半導体基板１の
平面部にのみレジストアが残るようにバターニングを施
す。
次に、第３Ｄ図を参照すると、半導体基板１の平面部上
に残されたレジストアをマスクとして、溝２の底部に露
出しているポリシリコン膜５を異方性エツチングにより
除去し、ポリシリコン＃り５を溝２の底部で２つに分離
する。
次に、第３Ｅ図を参照すると、半導体基板１の平面部か
らレジストアが除去される。
爆接に、第３Ｆ図を参照すると、ポリシリコン８１５を
酸化して薄い酸化膜８を形成し、ざらにその上にポリシ
リコン膜９を１「積させる。これにより、ポリシリコン
膜５．９の間にｆｉ荷蓄積容挺が形成される。
以上のように、従来の半導体装置の製造方法では、半導
体基板上の素子の分離領域に溝を形成し、溝の側壁部に
立体的な電荷蓄積容量を形成することにより、高集積化
に伴なう各メモリセル面積の減少による平面的な゛１荷
蓄８Ｎ容】の減少にもかかわらず、全体として大きな電
荷蓄積容量を維持することができる。また、以上の方法
によって製造された半導体装置（第３Ｆ図）においては
、α粒子の飛程に沿って半導体基板１中に形成される電
子・正孔対のうちの電子による上記Ｎ荷蓄積容量に対す
る影音、すなわらポリシリコン膜５に蓄えられた電荷に
対する影響は、直接コンタクト４を介して及ぼされるだ
けである。したがって、ポリシリコン膜５の電荷収渠効
串は低く、このため、ソフトエラーに強い構造を有する
半導体装置を（惇ることかできる。
［発明が解決しようとする問題点〕 従来の半導体装置は、以上のような方法で製造されてい
るので、第３Ｂ図に示すように、溝２の内部に埋め込ま
れているレジストアは、半導体基板１の平面部の上に形
成されたレジス１−７よりも厚く、露光、現像によって
も溝２の内部から完全に除去されないで残る可能性が大
きい。このようにレジストマスクのずれが生じた場合に
は溝２の底部のポリシリコンｙｉ５を異方性エツチング
によって除去することが不可能であり、したがって素子
間を完全に２つに分離することが非常に困難であるとい
う問題点があった。
この発明は、上述のような問題点を解消するためになさ
れたもので、従来通りの高集積度および大きな電荷蓄積
容量を維持しながら、半導体基板の溝の底部に自己整合
的に素子間分離を形成することができる半導体装置の製
造方法を提供することを目的とする。
［問題点を解決するための手段］ この発明にかかる半導体装置の製造方法は、半導体基板
に溝を掘って半導体基板の表面および溝内部の全面にポ
リシリコン膜を形成し、この溝に酸化物を埋め込んだ後
、ポリシリコンと酸化物とに対して選択性を有する材料
によって半導体基板の表面上に形成されたポリシリコン
９ｑ上にのみエツチング用のマスクを自己整合的に形成
し、このマスクを用いて溝の底部に形成されたポリシリ
コン膜を分離するようにしたものである。
［作用］ この発明における半導体装置の製造方法は、ポリシリコ
ンと酸化物とに対して選択性を有する材料を半導体基板
の平面部のポリシリコン膜上に選択的にｉ（ｌ積させる
ことにより、溝の底部に素子間分離を自己整合的に形成
する。
［発明の実施（対］ 第１八図ないし第１Ｈ図は、この発明の一実施例である
半導体５茸の製造方法における各主要工程段階を示す断
面図である。
まず、この発明の一部１Ｍ例について図面を参照して説
明する。
まず、第１Ａ図を参照すると、半導体基板１を異方性エ
ツチングすることにより、半導体！！板１の主面に溝２
を形成する。そし、て、半導体基板１の主面および溝２
の内部全面にわたって高温酸化膜３を堆積させ、さらに
この醇化膜３の一部をエツチングして直接コンタクト４
を形成する。さらに、酸化膜３上に、半導体基板１とは
反対のＮ１型のイオンを含むポリシリコン１５を堆積さ
せ、ざらに直接コンタクト４を介して、半導体基板１中
に、半導体基板１とは反対の′２ｔ４型のイオンからな
る拡Ｗｉ層６を形成する。
次に、第１Ｂ図を参照すると、溝２の内部も含めてポリ
シリコン膜５の全面上に高温酸化膜１゜を堆積させ、ざ
らにその上にレジスト１１を塗布する。そして、このレ
ジスト１１を焼成してその表面を平坦化する。
次に、第１Ｃ図を参照すると、高温酸化膜１０とレジス
ト１１とを同時にエッチバックすることによって、溝２
の内部にのみ高温顔化躾１０を残し、他の平面部にはボ
リシＩＪコン膜５が露出するようにする。
次に、第１Ｄ図を参照すると、ポリシリコンに対する選
択的堆積性を有するタングステン（Ｗ）などの高融点金
属１２をポリシリコン膜５上にのみ選択的に１１を偵さ
せる。
次に、第１Ｅ図を参照すると、！１１２の内部に残って
いる高温酸化ｇ１１０を除去する。
次に、第１Ｆ図を参照すると、半導体基板１の平面部の
ポリシリコン膜５上にのみ選択的に堆積された高融点金
属１２をマスクとして、溝２の底部に露出しているポリ
シリコン膜５を異方性エツチングする。この結果、溝２
の底部においてポリシリコン膜５は２つに分離され、素
子間分離が自己整合的に形成される。
次に、第１Ｇ図を参照すると、Ｗなどの高融点金属１２
を除去する。
最後に、第１Ｈ図を参照すると、ポリシリコン題５を酸
化して薄い酸化膜１３を形成し、ざらにその上にポリシ
リコン膜１４を堆積させる。これにより、ポリシリコン
膜５．ゴ４を電Ｉとした電荷蓄積容量が形成される。
このように、Ｗなどの高融点金属を半導体基板平面部に
形成されたポリシリコン９ｑ上にのみ選択的に堆積させ
ることにより、溝底部のポリシリコン異方性エツチング
のためのマスクを自己整合的に形成することができるの
で、従来の露光、現像によるレジストマスクのパターニ
ングの場合のように、マスクずれが生じることがない。
また、Ｗなどの高融点金属の堆積過程は、原子レベルで
生じる過程であるため、露光、現象によってパターニン
グ可能な最小寸法より短い距離の素子間分離をプロセス
的に安定して形成することができる。
次に、第２Ａ図〜第２Ｆ図は、この発明の他の実施例で
ある半導体装置の製造方法における各主要工程段階を示
す断面図である。
次に、この発明の他の実施例について図面を参照して説
明する。
まず、第２Ａ図は、前述の第１の実施例において第１Ｃ
図で示した工程段階に対応する。この第２Ａ図の段階に
至る工程は、第１Ａ図および第１Ｂ図について説明した
工程と同じなのでその説明を省略する。
次に、第２Ｂ図を参照すると、チタン（Ｔ１）などの高
融点金属１５を、ポリシリコンＢＩ５および高温酸化膜
１０の露出面の全面にわたって堆積させる。
次に、第２Ｃ図を参照すると、第２Ｂｆ２１の半導体基
板を窒素雰囲気中で７ニールする。この結果、ポリシリ
コン膜５上に堆積されたＴ１などの高融点金１ｉ１Ｅ１
５はシリサイド化されて、Ｔｌ５ｔｚなどの高融点金属
シリサイド１６になり、高温酸化膜１ｏ上に堆積された
Ｔｉなどの高融点金属１５はＴＩＮなとの？Ｓ融点金、
勇ナイトライド１７となり、このＴＩＮなどの高融点金
属ナイトライド１７は、酸化膜上からの選択的除去１ｉ
を有する。
次に、第２Ｄ図を参照すると、上述のＴｉＮなどの高融
点金属ナイトライド１７のみを選択的に除去し、ポリシ
リコン膜５上にのみ７ｉ３ｉ２などの高融点金属シリサ
イド１６を残しておく。ざらにその後、溝２の内部から
高温酸化膜１０を除去する。
次に、第２Ｅ図を参照すると、半導体基板１の平面部の
ポリシリコン膜５上にのみ選択的に残された高融点金属
シリサイド１６をマスクとして、１ｌＩ２の底部に露出
しているポリシリコン膜５を異方性エツチングする。こ
の結果、ｉｌｌ！２の底部においてポリシリコン膜５は
２つに分離され、素子間分離が自己整合的に形成される
。ざらにその後、Ｔｉ５ｉｚなとの高融点金属シリサイ
ド１６を除去する。
最後に、第２Ｆ図を参照すると、ポリシリコンｍ５を酸
化して薄い酸化膜１３を形成し、さらにその上にポリシ
リコン膜１４を堆積させる。これにより、ポリシリコン
膜５．１４を電極とした電荷蓄積容重が形成される。
以上のように、Ｔ１などの１コ融点金属のナイトライド
の酸化膜上からの選択的除去性を利用することにより、
ｆｋ底部のポリシリコン異方性エツチングのためのマス
クを自己整合的に形成することができ、前述の第１の実
ｔｓＦＩＡと同様の効果を得ることができる。
なお、上）ホの実施例では、ポリシリコン膜の異方性エ
ツチングのためのマスクの材料として、ＷやＴＩなどの
高融点金属を用いたが、この材料はポリシリコンと酸化
膜との間で選択的堆積性や選択的除去性を有し、異方性
エツチングのマスクとなり得る材料であればどのような
材料であってもよい。
［発明の効果］ 以上のように、この発明によれば、半導体基板の溝底部
のポリシリコン膜の異方性エツチングのためのマスクを
、その材料の選択的堆積性または選択的除去性を用いて
自己整合的に形成するように構成したので、従来の露光
、現像によるレジストマスクのパターニングにおりるよ
うなマスクずれが生じることがなく、溝の底部において
素子間分離を自己整合的に形成することができ、特に、
露光、現像によってバターニング可能な最小寸法より短
い距離の素子間分離をプロセス的に安定して形成するこ
とができる。
【図面の簡単な説明】
第１Ａ図〜第１Ｈ図は、この発明の一実施例である半導
体装置の製造方法にあける各主要工程段階を示す断面図
である。 第２Ａ図〜第２Ｆ図は、この発明の他の実施例である半
導体装置の製造方法における各主要工程段階を示す断面
図である。 第３Ａ図〜第３Ｆ図は、従来の半導体装置の製造方法に
おける各主要工程段階を示す断面図である。 図において、１は半導体基板、２は溝、３．８゜１０．
１３は酸化膜、４は直接コンタクト、５゜９．１４はポ
リシリコン膜、６はイオン拡散領域、７．１１はレジス
ト、１２はＷなどの高融点金属、１５はＴ１などの高融
点金属、１６はＴｌＳｉ２などの高融点金属シリサイド
、１７はＴＩＮなどの高融点金属ナイトライドを示す。

Claims (8)

    【特許請求の範囲】
  1. （１）半導体基板を準備する第１の工程と、前記半導体
    基板の表面に溝を形成する第２の工程と、 前記半導体基板の表面および前記溝内部の全面にわたつ
    てポリシリコン膜を形成する第３の工程と、 前記溝を酸化物で埋める第４の工程と、 ポリシリコンと酸化物とに対して選択性を有する材料を
    用いて、前記半導体基板の表面上に形成された前記ポリ
    シリコン膜上にのみエッチング用のマスクを自己整合的
    に形成する第５の工程と、前記溝の内部の前記酸化物を
    除去する第６の工程と、 前記エッチング用のマスクを用いて、前記溝の底部に形
    成された前記ポリシリコン膜を分離する第７の工程とを
    含む、半導体装置の製造方法。
  2. （２）前記選択性を有する材料は、ポリシリコン膜上へ
    の選択的堆積性を有する材料である、特許請求の範囲第
    １項記載の半導体装置の製造方法。
  3. （３）前記選択的堆積性を有する材料は、高融点金属で
    ある、特許請求の範囲第２項記載の半導体装置の製造方
    法。
  4. （４）前記高融点金属は、タングステン（Ｗ）である、
    特許請求の範囲第３項記載の半導体装置の製造方法。
  5. （５）前記選択性を有する材料は、酸化物上からの選択
    的除去性を有する材料である、特許請求の範囲第１項記
    載の半導体装置の製造方法。
  6. （６）前記第５の工程は、 前記ポリシリコン膜および前記酸化物上に高融点金属を
    堆積させる工程と、 前記堆積された高融点金属を窒素雰囲気中でアニールし
    て前記ポリシリコン膜上に高融点金属シリサイドをおよ
    び前記酸化物上に高融点金属ナイトライドを形成する工
    程と、 前記酸化物上に形成された前記高融点金属ナイトライド
    のみを選択的に除去する工程とを含む、特許請求の範囲
    第５項記載の半導体装置の製造方法。
  7. （７）前記高融点金属は、チタン（Ｔｉ）である、特許
    請求の範囲第６項記載の半導体装置の製造方法。
  8. （８）前記第７の工程は、前記ポリシリコン膜の異方性
    エッチングを含む、特許請求の範囲第１項ないし第７項
    のいずれかに記載の半導体装置の製造方法。
JP61122714A 1986-05-28 1986-05-28 半導体装置の製造方法 Pending JPS62279655A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61122714A JPS62279655A (ja) 1986-05-28 1986-05-28 半導体装置の製造方法
US07/055,143 US4741802A (en) 1986-05-28 1987-05-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61122714A JPS62279655A (ja) 1986-05-28 1986-05-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS62279655A true JPS62279655A (ja) 1987-12-04

Family

ID=14842779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61122714A Pending JPS62279655A (ja) 1986-05-28 1986-05-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4741802A (ja)
JP (1) JPS62279655A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795582B2 (ja) * 1987-11-17 1995-10-11 三菱電機株式会社 半導体装置の溝型キャパシタセルの製造方法
US5105253A (en) * 1988-12-28 1992-04-14 Synergy Semiconductor Corporation Structure for a substrate tap in a bipolar structure
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5049522A (en) * 1990-02-09 1991-09-17 Hughes Aircraft Company Semiconductive arrangement having dissimilar, laterally spaced layer structures, and process for fabricating the same
US5077236A (en) * 1990-07-02 1991-12-31 Samsung Electronics Co., Ltd. Method of making a pattern of tungsten interconnection
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
JP2000031264A (ja) * 1998-07-08 2000-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2879344B1 (fr) * 2004-12-10 2007-03-16 St Microelectronics Sa Realisation d'un condensateur integre

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors

Also Published As

Publication number Publication date
US4741802A (en) 1988-05-03

Similar Documents

Publication Publication Date Title
US4577395A (en) Method of manufacturing semiconductor memory device having trench memory capacitor
JP2838412B2 (ja) 半導体記憶装置のキャパシタおよびその製造方法
JP2723530B2 (ja) ダイナミック型ランダムアクセスメモリ装置の製造方法
US5273925A (en) Method of fabricating semiconductor memory device having a cylindrical capacitor electrode
JPS62128168A (ja) 半導体メモリの製造方法
JP2000022101A (ja) トレンチ・キャパシタ構造およびその製造方法
TWI304633B (en) Semiconductor device and fabricating method thereof
US4053349A (en) Method for forming a narrow gap
JP2645069B2 (ja) 半導体集積回路装置
JPH01132152A (ja) 半導体装置の溝型キャパシタセルの製造方法
EP0488283A2 (en) Method of fabricating memory cell for semiconductor integrated circuit
JP2762851B2 (ja) 半導体装置の製造方法
JPS62279655A (ja) 半導体装置の製造方法
JP3148161B2 (ja) 半導体装置の製造方法
JPH01175756A (ja) 半導体装置およびその製造方法
JPH03230561A (ja) 半導体装置およびその製造方法
JPH03259567A (ja) 半導体記憶装置及びその製造方法
JPS61225851A (ja) 半導体装置及びその製造方法
JP2750171B2 (ja) 半導体装置の製造方法
KR950007012Y1 (ko) 반도체 기억장치
JPH01293648A (ja) 半導体装置
JPH022672A (ja) 半導体メモリセルとその製造方法
JP3004280B2 (ja) 半導体メモリセル
JPH06338592A (ja) 半導体記憶装置及びその製造方法
KR100196223B1 (ko) 커패시터의 제조방법