JPS62278816A - Timer circuit - Google Patents

Abstract

PURPOSE:To delay independently the rise and fall time of an input pulse signal by connecting a diode serially to an inverter circuit, separating the rise and fall time of a pulse signal inputted and executing the delaying with a time constant determined by a capacitor and a variable resistance. CONSTITUTION:The first timer circuit 21, when the signal inputted from an input terminal I11 is the signal of the positive pulse, changes the fall time of the signal and outputs the changed signal to the second timer circuit 22. The second timer circuit 22 is constituted so as to change the rise time of the positive pulse and changes the rise time of the signal outputted from the first timer circuit 21 and outputs it to an inverter N14. By the inverter N14, the output signal of an inverter N13 is inverted and outputted to an output terminal O11. Thus, since the rise time and fall time of an input signal can be separately delayed, the desired delaying time can be fine adjusted and the pulse width can be changed.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は、タイミングを定めるために用いられるタイマ
回路に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a timer circuit used for determining timing.

［従来技術とその欠点コ 近年、多数のディジタルＩＣ（集積回路）を利用し高度
な機能を持つシステムが発達して来ている。これら、多
数のディジタルＩＣの相互間を接続して回路を構成する
場合、ディジタルＩＣ相互間でクリティカルなタイミン
グを取って接続する必要がある。[Prior Art and Its Disadvantages] In recent years, systems that utilize a large number of digital ICs (integrated circuits) and have advanced functions have been developed. When configuring a circuit by interconnecting a large number of these digital ICs, it is necessary to connect the digital ICs at critical timings.

ここで、一般的に、入力するパルス信号を定められた時
間だけ遅延する方法として、ディレィラインを用いる方
法や、インバータなどで構成するディジタルＩＣを多段
接続し個々のディジタルＩＣで定まる遅延時間を合計し
て必要とする遅延時間を得る方法がある。Generally, methods for delaying input pulse signals by a predetermined amount of time include using a delay line, connecting digital ICs such as inverters in multiple stages, and adding up the delay time determined by each individual digital IC. There is a way to get the delay time you need.

しかしながら、このような方法では、長い遅延時間を得
るためには、多数の遅延線を用いたり、多数のディジタ
ルＩＣを用いたりする必要があり、経済的に問題がでで
くるものであった。However, in such a method, in order to obtain a long delay time, it is necessary to use a large number of delay lines or a large number of digital ICs, which poses an economical problem.

そこで、従来のタイマ回路は、例えば第５図に示すよう
な回路により遅延を行なっていた。すなわち、直列接続
しているインバータＮＩ　ＳＮ２と、同じく直列接続し
ているインバータＮ３　、Ｎ４　、！：の間に抵抗Ｒ１
とコンデンサｃ１からなる積分回路を介在させて構成す
るものである。Therefore, in the conventional timer circuit, a delay is performed using a circuit as shown in FIG. 5, for example. That is, inverter NI SN2 connected in series, inverters N3, N4, ! also connected in series! : Resistor R1 between
It is constructed by interposing an integrating circuit consisting of a capacitor c1 and a capacitor c1.

以下、上記のようにして構成されるタイマ回路の動作を
第６図に示す信号波形図を参照して説明する。すなわち
、入力端子Ｉｆに（ＳＬ　＞に示すような正極性のパル
ス信号が入力した場合、この信号はインバータＮｌによ
って極性が反転し、さらにインバータＮ２によって再度
極性が反転し、（Ｓ２）に示すような入力時と同極性の
波形となる。The operation of the timer circuit configured as described above will be explained below with reference to the signal waveform diagram shown in FIG. That is, when a positive pulse signal as shown in (SL>) is input to the input terminal If, the polarity of this signal is inverted by the inverter Nl, and then the polarity is inverted again by the inverter N2, so that the signal is output as shown in (S2). The waveform has the same polarity as when inputting.

ここで、２つのインバータＮｌ　、Ｎ２は、入力端子１
１に立上がり、立ち下がりの時間が緩やかであるパルス
信号が入力された場合に、急な立上がり、立ち下がり時
間のパルス信号に変換する波形整形を行なっているもの
である。Here, the two inverters Nl and N2 are connected to the input terminal 1
When a pulse signal with slow rise and fall times is input, waveform shaping is performed to convert it into a pulse signal with steep rise and fall times.

このようにして波形整形が行わわた信号は、抵抗Ｒ１お
よびコンデンサＣ１からなる積分回路により（Ｓ３）に
示すような波形になる。なお、この（Ｓ３）に示す信号
の立上がり、立下がりの時定数には、Ｋ−ｃｒで定まる
。ここで、ＣはコンデンサＣ１の容量値、ｒは抵抗Ｒ１
の抵抗値である。The signal whose waveform has been shaped in this way becomes a waveform as shown in (S3) by an integrating circuit consisting of a resistor R1 and a capacitor C1. Note that the time constants for the rise and fall of the signal shown in (S3) are determined by K-cr. Here, C is the capacitance value of capacitor C1, r is resistance R1
is the resistance value of

そして、この積分回路によって積分された信号は、イン
バータＮ３によりインバータＮ３の閾値電圧Ｖと比較さ
れる。このインバータＮ３において、入力信号がこの閾
値電圧Ｖより高い電圧レベルの場合には、インバータＮ
３の出力は「０」となり、一方、閾値電圧Ｖより低い電
圧レベルの場合には、「１」となるため、インバータＮ
３の出力信号は（Ｓ４）に示すような波形になる。The signal integrated by this integrating circuit is then compared with the threshold voltage V of the inverter N3 by the inverter N3. In this inverter N3, when the input signal is at a voltage level higher than this threshold voltage V, the inverter N3
The output of the inverter N is "0", while the output of the inverter N is "1" when the voltage level is lower than the threshold voltage V.
The output signal of No. 3 has a waveform as shown in (S4).

このようにしてインバータＮ３において、閾値電圧Ｖ十
と比較された信号は、インバータＮ４により極性が反転
され（Ｓ５）に示すような波形となり出力端子ｏ１へ出
力されるようになる。ここで、（Ｓ５）に示すような波
形は、（Ｓ３）に示す波形が閾値電圧Ｖ半と同電位にな
るまでの時間だけ遅延したことになる。すなわち、入力
端子Ｉ［に人力した信号は、その立上がり時間と立下が
り時間が遅延されて出力端子０１に出力されるものであ
る。In this way, the polarity of the signal compared with the threshold voltage V0 in the inverter N3 is inverted by the inverter N4, and the signal has a waveform as shown in (S5) and is outputted to the output terminal o1. Here, the waveform shown in (S5) is delayed by the time required for the waveform shown in (S3) to reach the same potential as the threshold voltage V and a half. That is, the signal inputted to the input terminal I[ is outputted to the output terminal 01 with its rise time and fall time delayed.

しかしながら、（Ｓ５）の波形において、立下がりの遅
延時間をｔｉ、立上がりの遅延時間をｔ２とすると、両
者は必ずしも等しい値になるとは限らない。これは、上
記積分回路で、抵抗Ｒ１を介してコンデンサＣ１に充電
、放電する時間が、インバータＮ２とインバータＮ３の
入出力の回路条件により異なってくるためである。さら
に、この場合、インバータＮ３４−の閾値電圧にも関係
してくる。However, in the waveform (S5), if the falling delay time is ti and the rising delay time is t2, the two do not necessarily have the same value. This is because the time required for charging and discharging the capacitor C1 via the resistor R1 in the integrating circuit varies depending on the input/output circuit conditions of the inverter N2 and inverter N3. Furthermore, in this case, it is also related to the threshold voltage of inverter N34-.

したがって、入力端子Ｉｆに入力する信号のパルス幅が
、出力端子Ｏｆでは菱化していることになり、パルス幅
を問題とする場合には具合の悪いものとなる。また、パ
ルス信号の立上がり、立下がり９時間や位置が問題とな
るような回路に使用する場合には、個々にその時間や位
置を調節しなければならず、特殊なタイマ用ＩＣの使用
などによりコストアップする欠点があった。Therefore, the pulse width of the signal input to the input terminal If becomes diamond-shaped at the output terminal Of, which is a problem if the pulse width is a problem. In addition, when used in a circuit where the rise and fall times or positions of pulse signals are a problem, the times and positions must be adjusted individually, and the use of special timer ICs, etc. It had the disadvantage of increasing costs.

［発明の目的］ 本発明は上記のような点に鑑みなされたもので、特殊な
タイマ用ＩＣを必要とせず安価にて構成でき、入力パル
ス信号の立上がり時間および立下がり時間の遅延を任意
に設定できるようなタイマ回路を提供することを目的と
する。[Object of the Invention] The present invention has been made in view of the above points, and can be constructed at low cost without requiring a special timer IC, and can arbitrarily delay the rise time and fall time of an input pulse signal. The purpose is to provide a timer circuit that can be set.

［発明の要点〕 すなわち、本発明に係わるタイマ回路にあっては、入力
パルス信号の立下がり時間を第１のコンデンサと第１の
可変抵抗とにより決定される第１の時定数によって遅延
させる第１のタイマ回路と、入力パルス信号の立上がり
時間を第２のコンデンサと第２の可変抵抗とにより決定
される第２の時定数によって遅延させる第２のタイマ回
路とを構成し、上記第１のタイマ回路と上記第２のタイ
マ回路によって入力パルス信号の立下がり時間と立上が
り時間とを独立に遅延させるようにするものである。[Summary of the Invention] That is, in the timer circuit according to the present invention, a first timer circuit that delays the fall time of an input pulse signal by a first time constant determined by a first capacitor and a first variable resistor is provided. a second timer circuit that delays the rise time of the input pulse signal by a second time constant determined by a second capacitor and a second variable resistor; The timer circuit and the second timer circuit independently delay the fall time and rise time of the input pulse signal.

［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例に係わるタイマ回路の回路図で
あり、図中、Ｎ１１〜ＮＬ４はインバータ、Ｒ１１およ
びＲ１２は可変抵抗、Ｃ１ｌおよびＣ１２はコンデンサ
、ＤｌｌおよびＤ１２はダイオード、Ｉｌｌは入力端子
、０１１は出力端子、ＶＣＣは電源端子である。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a timer circuit according to an embodiment of the present invention, in which N11 to NL4 are inverters, R11 and R12 are variable resistors, C1l and C12 are capacitors, Dll and D12 are diodes, and Ill is a An input terminal, 011 is an output terminal, and VCC is a power supply terminal.

すなわち、このタイマ回路は、インバータＮｉｌとイン
バータＮ１２とを直列に接続し、このインバータＮ、１
１とインバータＮＬ２の間に、ダイオードＤｌｌと、可
変抵抗Ｒ１１およびコンデンサＣ１ｌを介在させて第１
のタイマ回路２１を構成している。この第１のタイマ回
路２１は、正パルス信号の立下がり時間を変化させるよ
うに構成されているもので、入力端子Ｉｌｌから入力さ
れる信号が正パルスの信号であった場合に、その信号の
立下がり時間を変化させ、その変化させた信号を後述す
る第２のタイマ回路２２に出力するようになっている。That is, this timer circuit connects an inverter Nil and an inverter N12 in series, and
A diode Dll, a variable resistor R11, and a capacitor C1l are interposed between the first inverter NL2 and the first inverter NL2.
The timer circuit 21 of FIG. This first timer circuit 21 is configured to change the falling time of the positive pulse signal, and when the signal input from the input terminal Ill is a positive pulse signal, the timer circuit 21 changes the falling time of the positive pulse signal. The falling time is changed, and the changed signal is output to a second timer circuit 22, which will be described later.

第２のタイマ回路２２は、上記インバータＮ１２にイン
バータＮ１３を直列接続し、インバータＮ１２トインバ
ータＮＬ３との間に可変抵抗Ｒ１２およびとコンデンサ
Ｃ１２を介在させて構成されている。この第２のタイマ
回路２２は、正パルスの立上がり時間を変化させるよう
に構成されているもので、上記第１のタイマ回路２１か
ら出力される信号の車庫がり時間を変化させ、インバー
タＮ１４に出力するようになっている。そして、このイ
ンバータＮ１４によって、上記インバータＮ１３の出力
信号を反転させ出力端子Ｏ１ｌに出力するように構成さ
れている。The second timer circuit 22 is constructed by connecting an inverter N13 in series with the inverter N12, and interposing a variable resistor R12 and a capacitor C12 between the inverter N12 and the inverter NL3. This second timer circuit 22 is configured to change the rise time of the positive pulse, and changes the garage time of the signal output from the first timer circuit 21, and outputs it to the inverter N14. It is supposed to be done. The inverter N14 is configured to invert the output signal of the inverter N13 and output it to the output terminal O1l.

以下、第２図に示す信号波形図を参照して上記第１図に
示したタイマ回路の動作を説明する。すなわち、入力端
子Ｉｌｌに（Ｓ　１１）に示すようなパルス信号が入力
された場合、この入力信号は、インバ、−夕ＮＩＬでそ
の極性が反転し、（Ｓ　１２）に示すようになる。ここ
で、上記入力信号がその立上がり、立下がり時間の変化
が緩やかである信号であった場合でもインバータＮＩＬ
により、その立上がり、立下がり時間を整形することが
できるのでインバータＮｉｌの出力波形は（Ｓ　１２）
に示すようになる。The operation of the timer circuit shown in FIG. 1 will be described below with reference to the signal waveform diagram shown in FIG. That is, when a pulse signal as shown in (S11) is input to the input terminal Ill, the polarity of this input signal is reversed at the inverter and -nil, and becomes as shown in (S12). Here, even if the input signal is a signal whose rise and fall times change slowly, the inverter NIL
As a result, the rise and fall times can be shaped, so the output waveform of the inverter Nil is (S12)
It becomes as shown in .

ここで、インバータＮｉｌの出力端子は、ダイオードＤ
ｌｌに接続され、このダイオードＤＬＬにはコンデンサ
Ｃ１ｌおよび可変抵抗Ｒ１１がそれぞれ接続されている
ため、インバータＮｌｌの出力信号の電圧レベルが「０
」の状態では、コンデンサＣ１ｌがダイオードＤｌｌを
介してインバータＮＩＬ側に放電するようになる。また
、インバータＮｉｌの出力信号の電圧レベルが「１」の
状態では、ダイオードＤｌｌは逆バイアスとなりカット
オフ状態に設定されるため、電源端子ＶＣＣからの電流
が可変抵抗Ｒ１１を介してコンデンサＣ１ｌに流れ込み
、コンデンサＣＩＬは充電状態となる。このような、ダ
イオードＤ　１１．可変抵抗Ｒ１１およびコンデンサＣ
１ｌにより、インバータＮｉｌの出力信号は、（Ｓ　１
３）に示すような波形に変化する。Here, the output terminal of the inverter Nil is connected to the diode D
Since the capacitor C1l and variable resistor R11 are connected to this diode DLL, the voltage level of the output signal of the inverter Nll is "0".
'', the capacitor C1l is discharged to the inverter NIL via the diode Dll. In addition, when the voltage level of the output signal of the inverter Nil is "1", the diode Dll is reverse biased and set to the cut-off state, so the current from the power supply terminal VCC flows into the capacitor C1l via the variable resistor R11. , the capacitor CIL is in a charged state. Such a diode D11. Variable resistor R11 and capacitor C
1l, the output signal of the inverter Nil is (S 1
The waveform changes as shown in 3).

なお、この時の時定数をに１とすると、Ｋ１−Ｃｓ　ｒ
ｔ　　（ｃｌはコンデンサＣ１ｌの容量値、ｒｌは可変
抵抗Ｒ１１の抵抗値）で定まる。In addition, if the time constant at this time is 1, then K1-Cs r
t (cl is the capacitance value of the capacitor C1l, rl is the resistance value of the variable resistor R11).

次に、上記（Ｓ　１３）に示す信号は、インバータＮ１
２に入力し、ここで、ある閾値電圧ｖ１と比較される。Next, the signal shown in (S13) above is transmitted to the inverter N1
2, where it is compared with a certain threshold voltage v1.

このインバータＮ１２において、入力信号の電圧レベル
が閾値電圧Ｖ１より高い電圧レベルの場合には、インバ
ータＮＬ２の出力は「０」となり、一方、閾値電圧ｖ１
より低い電圧レベルの場合には、インバータＮ１２の出
力は「１」となるため、上記（Ｓ　Ｈ）の信号波形を持
った信号がインバータＮ１２に入力すると、その出力信
号は（Ｓ　Ｌ４）に示すような波形になる。In this inverter N12, when the voltage level of the input signal is higher than the threshold voltage V1, the output of the inverter NL2 becomes "0", while the threshold voltage v1
In the case of a lower voltage level, the output of inverter N12 is "1", so when a signal with the signal waveform of (S H) above is input to inverter N12, the output signal is shown as (S L4). The waveform will look like this.

ここで、この（Ｓ　１４）に示す信号波形と、（Ｓ　ｋ
ｌ）に示す信号波形を比較すると、立下がりの時間が時
間１１分変化しているのがわかる。この時間Ｔ１は上記
時定数に１すなわち可変抵抗Ｒ１１とコンデンサＣ１ｌ
の値によって決定されるものであり、したがって、可変
抵抗ＲＩＬの抵抗値「１を変えることにより上記時間Ｔ
、を変化させることができる。Here, the signal waveform shown in (S14) and (S k
Comparing the signal waveforms shown in 1), it can be seen that the falling time changes by 11 minutes. This time T1 is 1 to the above time constant, that is, variable resistor R11 and capacitor C1l.
Therefore, by changing the resistance value "1" of the variable resistor RIL, the above-mentioned time T
, can be changed.

以上が第１のタイマ回路２１の動作であり、次に、第２
のタイマ回路２２の動作を説明する。すなわち、上記イ
ンバータＮ１２の出力端子はダイオードＤ１２に接続さ
れ、このダイオードＤ１２のアノード側には可変抵抗Ｒ
１２およびコンデンサＣ１２がそれぞれ接続されている
ため、インバータＮ１２の出力信号（この場合、信号波
形は（Ｓｉ２））の電圧レベルがｒＯＪの状態では、コ
ンデンサＣ１２がダイオードＤ１２を介してインバータ
ＮｌＺ側に放電するようになる。また、インバータＮ１
２の出力信号の電圧レベルが「１」の状態では、ダイオ
ードＤ１２は逆バイアスとなりカットオフ状態に設定さ
れるため、電源端子Ｖｃｃからの電流が可変抵抗Ｒ１２
を介してコンデンサＣＬ２に流れ込み、コンデンサＣＩ
２は充電状態となる。このような、ダイオードＤ１２、
可変抵抗Ｒ１２およびコンデンサＣ１２により、インバ
ータＮ１２の出力信号は、（Ｓ１５）に示すような波形
に変化する。The above is the operation of the first timer circuit 21. Next, the operation of the second timer circuit 21 is as follows.
The operation of the timer circuit 22 will be explained. That is, the output terminal of the inverter N12 is connected to a diode D12, and a variable resistor R is connected to the anode side of the diode D12.
12 and capacitor C12 are connected, so when the voltage level of the output signal of inverter N12 (in this case, the signal waveform is (Si2)) is rOJ, capacitor C12 is discharged to the inverter NlZ side via diode D12. I come to do it. Also, inverter N1
When the voltage level of the output signal 2 is "1", the diode D12 becomes reverse biased and is set to the cut-off state, so that the current from the power supply terminal Vcc flows through the variable resistor R12.
flows into capacitor CL2 through capacitor CI
2 is in a charging state. Such a diode D12,
The variable resistor R12 and capacitor C12 change the output signal of the inverter N12 into a waveform as shown in (S15).

なお、この時の時定数をに２とすると、Ｋ２−Ｃ２ｒ２
　　（ｃ２はコンデンサＣ１２の容量値、ｒ２は可変抵
抗Ｒ１２の抵抗値）で定まる。In addition, if the time constant at this time is 2, then K2-C2r2
(c2 is the capacitance value of the capacitor C12, r2 is the resistance value of the variable resistor R12).

次に、上記（Ｓ　１５）に示す信号は、インバータＮ１
３に人力し、ここで、ある閾値電圧ｖ２と比較゛される
。このインバータＮ１３において、入力信号の電圧レベ
ルが閾値電圧ｖ２より高い電圧レベルの場合には、イン
バータＮ１３の出力はｒＯＪとなり、一方、閾値電圧ｖ
２より低い電圧レベルの場合には、インバータＮ１３の
出力は「１」となるため、上記（Ｓ　１５）の信号波形
を持った信号がインバータＮＬ３に入力すると、その出
力信号は（８１Ｂ）に示すような波形になる。Next, the signal shown in (S15) above is transmitted to the inverter N1
3, where it is compared with a certain threshold voltage v2. In this inverter N13, when the voltage level of the input signal is higher than the threshold voltage v2, the output of the inverter N13 becomes rOJ, while the threshold voltage v
In the case of a voltage level lower than 2, the output of inverter N13 becomes "1", so when a signal having the signal waveform of (S15) above is input to inverter NL3, the output signal is as shown in (81B). The waveform will look like this.

さらに、インバータＮＬ３の出力端子がインバータＮＬ
４に接続されているため、インバータＮ１４の出力波形
は（Ｓ　１７）のようになり、出力端子Ｏ１ｌに出力さ
れる。Furthermore, the output terminal of inverter NL3 is connected to inverter NL3.
4, the output waveform of the inverter N14 becomes as shown in (S17) and is output to the output terminal O1l.

ここで、この（Ｓ　１７）に示す信号波形と、（Ｓ１４
）に示す信号波形を比較すると、立上がりの時間が時間
１２分変化しているのがわかる。この時間Ｔ２は上記時
定数に２すなわち可変抵抗ＲＬ２とコンデンサＣ１２の
値によって決定されるものであり、したがって、可変抵
抗Ｒ１２の抵抗値ｒ２を変えることにより上記時間Ｔ２
を変化させることができる。Here, the signal waveform shown in (S17) and (S14
), it can be seen that the rise time changes by 12 minutes. This time T2 is determined by the above time constant 2, that is, the values of the variable resistor RL2 and the capacitor C12. Therefore, by changing the resistance value r2 of the variable resistor R12, the above time T2 can be changed.
can be changed.

さらに、この（３１７）の信号波形と（Ｓｌｌ）の信号
波形を比較してみると、立ち上がりの時間は、第２のタ
イマ回路２２により１２分遅延したことになり、立下が
りの時間は第１のタイマ回路２１によりＴ１分遅延した
ことになる。Furthermore, when comparing the signal waveform of (317) and the signal waveform of (Sll), the rising time is delayed by 12 minutes due to the second timer circuit 22, and the falling time is delayed by the first timer circuit 22. This means that the timer circuit 21 causes a delay of T1.

このように、本発明よるタイマ回路にあっては、第１の
タイマ回路２１と第２のタイマ回路２２とにより、入力
信号の立上がりと立下がりの時間を別々に遅延し、その
遅延時間も可変抵抗ＲＩＬと可変抵抗Ｒ１２の値を変化
させることにより設定できるため、従来のディレィライ
ンや多段のインバータ回路で構成するタイマ回路より、
きめ細かに所望する遅延時間の調整やパルス幅を変化さ
せることができる。As described above, in the timer circuit according to the present invention, the first timer circuit 21 and the second timer circuit 22 delay the rising and falling times of the input signal separately, and the delay time is also variable. Since it can be set by changing the values of resistor RIL and variable resistor R12, it is more effective than a conventional timer circuit consisting of a delay line or multi-stage inverter circuit.
It is possible to finely adjust the delay time and change the pulse width as desired.

また、本発明のタイマ回路は、インバータ、可変抵抗、
コンデンサ、ダイオードにより構成できるため、特殊な
タイマ用ＩＣを必要とせず安価にて実現できるものであ
る。Further, the timer circuit of the present invention includes an inverter, a variable resistor,
Since it can be constructed using a capacitor and a diode, it does not require a special timer IC and can be realized at low cost.

なお、この実施例では、本発明に係わるタイマ回路を上
記第１図に示した回路にて説明したが、本発明はこの回
路に限定されるものではなく、例えば、インバータＮｉ
ｌとインバータＮ１４等を除くことにより簡素化を計っ
たり、可変抵抗ＲＨ１ＲＬ２の可変量を少なくする目的
で、可変抵抗Ｒ１１、Ｒ１２に固定抵抗をそれぞれ直列
に接続させて構成しても良い。In this embodiment, the timer circuit according to the present invention was explained using the circuit shown in FIG. 1 above, but the present invention is not limited to this circuit.
In order to achieve simplification by removing L, inverter N14, etc., or to reduce the variable amount of variable resistors RH1RL2, fixed resistors may be connected in series with variable resistors R11 and R12, respectively.

また、第３図に示すように、コンデンサＣＬＩ、１２を
それぞれ電源端子Ｖｃｅ側に設け、可変抵抗Ｒ１１、Ｒ
１２をそれぞれ接地側に設けて構成することにより、ダ
イオードＤｌｌ、１２の極性を反対にしてタイマ動作を
逆動作させても良い。In addition, as shown in FIG. 3, capacitors CLI and 12 are provided on the power supply terminal Vce side, and variable resistors R11 and R
12 on the ground side, the polarities of the diodes Dll and 12 may be reversed to reverse the timer operation.

また、第↓図に示すように、可変抵抗ＲＩＬ１２とコン
デンサＣ１ｌ、１２との接続点にそれぞれＦＥＴ（電界
効果型トランジスタ）　Ｌｏｔ　、１０２を設け・、イ
ンバータＮ１２．１３の入力電流を防止することにより
、長時間のタイマを実現することも可能である。In addition, as shown in Fig. ↓, FETs (field effect transistors) Lot, 102 are provided at the connection points between the variable resistor RIL12 and the capacitors C1l, 12, respectively, to prevent the input current of the inverter N12, 13. , it is also possible to realize a long time timer.

さらに、第１のタイマ回路２１と第２のタイマ回路２２
とを分離して構成しても良く、このように構成した場合
でも、上記第１図の回路と同様の効果が得られるもので
ある。Furthermore, a first timer circuit 21 and a second timer circuit 22
It is also possible to configure the circuit separately from the circuit shown in FIG.

［発明の効果］ 以上のように本発明によれば、インバータ回路に直列に
ダイオードを接続し、入力するパルス信号の立上がり、
立下がり時間を分離し、コンデンサと可変抵抗により決
定される時定数で遅延を行なうように構成したことによ
り、入力パルス信号の立上がり、立下がり時間を独立に
遅延させることができ、そして、きめ細かに所望とする
遅延時間の調整やパルス幅を変化させることが可能とな
る。[Effects of the Invention] As described above, according to the present invention, a diode is connected in series to the inverter circuit, and the rising edge of the input pulse signal,
By separating the fall time and delaying it with a time constant determined by a capacitor and a variable resistor, it is possible to independently delay the rise and fall times of the input pulse signal. It becomes possible to adjust the desired delay time and change the pulse width.

また、本発明は特殊なタイマ用ＩＣを必要としないで構
成できるため、安価にて実現可能となる。Furthermore, since the present invention can be constructed without requiring a special timer IC, it can be realized at low cost.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例に係わるタイマ回路の回路図
、第２図は上記第１図に示したタイマ回路の信号波形図
、第３図および第４図は他の実施例に係わるタイマ回路
の回路図、第５図は従来のＮｉｌ〜Ｎ１４・・・インバ
ータ、Ｒ１１、Ｒ１２・・・可変抵抗、ＣＩＬＣＬ２・
・・コンデンサ、Ｄｌｌ、Ｄ１２・・・ダイオード。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図Figure 1 is a circuit diagram of a timer circuit according to one embodiment of the present invention, Figure 2 is a signal waveform diagram of the timer circuit shown in Figure 1 above, and Figures 3 and 4 are diagrams of other embodiments. The circuit diagram of the timer circuit, Fig. 5, shows the conventional Nil to N14... inverter, R11, R12... variable resistor, CILCL2...
...Capacitor, Dll, D12...Diode. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6

Claims (1)

【特許請求の範囲】[Claims] 入力パルス信号の立下がり時間を第１のコンデンサと第
１の可変抵抗とにより決定される第１の時定数によって
遅延させる第１のタイマ回路と、入力パルス信号の立上
がり時間を第２のコンデンサと第２の可変抵抗とにより
決定される第２の時定数によって遅延させる第２のタイ
マ回路とを具備したことを特徴とするタイマ回路。A first timer circuit that delays the fall time of the input pulse signal by a first time constant determined by the first capacitor and the first variable resistor, and a second timer circuit that delays the fall time of the input pulse signal by the second capacitor. A timer circuit comprising: a second variable resistor; and a second timer circuit that delays by a second time constant determined by the second variable resistor.