JPS62275375A - Memory cartridge - Google Patents

Abstract

PURPOSE:To prevent destruction of the contents of a volatile memory in spite of the loading/unloading actions of a memory cartridge, by providing a pull-up resistance which gives an access preventing level to the chip-enable terminal of a RAM chip together with a capacitor circuit to keep a stable access preventing level. CONSTITUTION:When a RAM cartridge 11 is manually loaded or unloaded, sliding noises are produced at the contact of a connector 10. The a RAM chip 111 is set under an enable-state and receives an inadvertent access in case the voltage level of a terminal CE1 is unstable owing to the input of large sliding noises given to the terminal CE1 or in the worst case the voltage of the CE1 is lowered down to such a level that satisfies the logic '0'. Thus a capacitor 115 is set between the terminal CE1 and an earth level to absorb the comparatively large noises.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野］ 本発明は電子機器に対して着脱自在に構成された記憶カ
ートリッジに関し、特に揮発性メモリを使用した記憶カ
ートリッジの着動作又は脱動作時における前記メモリの
内容が損なわれる可能性を著しく低減した記憶カートリ
ッジに関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a storage cartridge that is configured to be detachably attached to an electronic device, and particularly relates to a storage cartridge that uses volatile memory. The present invention relates to a storage cartridge that significantly reduces the possibility that the contents of the memory will be damaged during activation or deactivation.

［従来の技術］ 近年、揮発性半導体メモリを機器本体と脱着式にてカー
トリッジ状に構成し、不使用時はカートリッジを取りは
ずして保存できるものが増えている。しかし、従来のこ
の種の電子機器は着脱機構部にメカニカル接点方式を採
用しているので、カートリッジの着動作又は脱動作の際
の接点摺動ノイズ発生により揮発性メモリの周辺ドライ
バ回路が不安定動作するに至り、しばしば記憶カートリ
ッジのメモリの内容が破壊された。[Prior Art] In recent years, there has been an increase in the number of devices in which volatile semiconductor memories are configured in the form of cartridges that are removable from the main bodies of devices, and the cartridges can be removed and stored when not in use. However, since conventional electronic devices of this type use a mechanical contact system for the attachment/detachment mechanism, the peripheral driver circuit of the volatile memory becomes unstable due to the contact sliding noise generated when the cartridge is attached or removed. This often resulted in the destruction of the memory contents of the storage cartridge.

［発明が解決しようとする問題点コ 本発明は上述の欠点に鑑みて成されたものであって、そ
の目的とする所は、記憶カートリッジの着動作又は脱動
作にもかかわらず、簡単な構成で揮発性メモリの内容破
壊を防止できる記憶カートリッジを提供することにある
。[Problems to be Solved by the Invention] The present invention has been made in view of the above-mentioned drawbacks, and its purpose is to provide a simple structure regardless of the operation of attaching or detaching the storage cartridge. An object of the present invention is to provide a storage cartridge that can prevent the contents of volatile memory from being destroyed.

［問題点を解決するための手段］ 本発明の記憶カートリッジは上記問題点を解決するため
、電子機器と記憶カートリッジ間の信号線を着脱自在に
接続する接続手段と、該接続手段において前記電子機器
からのメモリアクセス可否信号を受け取る接続端子と、
前記接続端子に対して常時メモリアクセス阻止のレベル
を加えるための抵抗手段と、前記接続端子に対して加え
られる電圧レベルを保持するためのコンデンサ手段を備
える。[Means for Solving the Problems] In order to solve the above-mentioned problems, the storage cartridge of the present invention includes a connection means for detachably connecting a signal line between an electronic device and the storage cartridge, and a connecting means for connecting the electronic device to the storage cartridge. a connection terminal that receives a memory access permission signal from the
A resistor means for constantly applying a level of blocking memory access to the connection terminal, and a capacitor means for maintaining the voltage level applied to the connection terminal.

［作用］ かかる構成において、接続手段は電子機器に対して記憶
カートリッジの信号線を着脱自在に接続する。かかる接
続手段において少なくとも１の接続端子は電子機器から
のメモリアクセス可否信号を受け取るよう構成され、抵
抗手段は前記接続端子に対して常時メモリアクセス阻止
のレベルを加え、コンデンサ手段は前記接続端子に対し
て加えられる電圧レベルを安定に保持する。[Operation] In this configuration, the connecting means detachably connects the signal line of the storage cartridge to the electronic device. In such a connection means, at least one connection terminal is configured to receive a memory access permission signal from an electronic device, a resistor means constantly applies a memory access blocking level to the connection terminal, and a capacitor means applies a memory access prevention level to the connection terminal. The applied voltage level is kept stable.

こうすることで、電子機器に対して記憶カートリッジが
ラフに着動作又は脱動作されても、記憶カートリッジ内
のメモリチップのメモリアクセス阻止レベルが安定に保
たれる。In this way, even if the storage cartridge is roughly attached to or removed from the electronic device, the memory access prevention level of the memory chip within the storage cartridge is maintained stably.

［実施例］ 以下、添付図面に従って本発明の実施例を詳細に説明す
る。第１図は電子タイプライタ（以下、ＥＴＷという）
であって、実施例のＲＡＭカートリッジを適用したもの
のブロック構成図、第２図はＥＴＷのプリンタ部の詳細
ブロック構成図である。図において、１はセントラルブ
ロセッシングユニット（ＣＰＵ）であって、後述のＲＯ
Ｍ２よりプログラム命令を読み出し、それに従ってタイ
プライタ機能に必要な演算、判断等を行い、併せて表示
器５、キーボード４、プリンタコントローラ７等の制御
を行う。２は読出専用メモリ（ＲＯＭ）であって、前記
ＣＰＵＩが動作するための例えば第５図に示す実施例の
カートリッジ交換処理プログラムの他、文書作成編集プ
ログラム、印字の際に必要な文字コード、該文字コード
に対応するドツトパターン（キャラクタジェネレーター
ＣＧ）、印字やモータの動作に必要なタイムテーブル等
が記憶されている。３はＲＡＭであって、ＣＰＵＩが命
令実行中のデータ、演算結果、あるいは後述するキーボ
ード４から入力された文字コード、その他電圧検出器１
２から入力されたデータ等を保存して置くリードライト
メモリである。４はキーボードであって、文字印字、文
書編集に必要な各種キーデータを入力する入力装置であ
る。[Examples] Examples of the present invention will be described in detail below with reference to the accompanying drawings. Figure 1 shows an electronic typewriter (hereinafter referred to as ETW)
FIG. 2 is a detailed block diagram of the printer section of the ETW. In the figure, 1 is a central processing unit (CPU), which will be described later.
It reads program instructions from M2, performs calculations and judgments necessary for the typewriter function, and also controls the display 5, keyboard 4, printer controller 7, etc. Reference numeral 2 denotes a read-only memory (ROM) which stores, for example, the cartridge replacement processing program of the embodiment shown in FIG. Dot patterns (character generator CG) corresponding to character codes, timetables necessary for printing and motor operation, etc. are stored. Reference numeral 3 denotes a RAM that stores data during the execution of instructions by the CPU, calculation results, character codes input from the keyboard 4, which will be described later, and other data from the voltage detector 1.
This is a read/write memory that stores data input from 2. Reference numeral 4 denotes a keyboard, which is an input device for inputting various key data necessary for character printing and document editing.

５は表示器であって、キーボード４から人力したキーデ
ータ、あるいはＥＴＷが動作中であること、その他のオ
ペレータに必要な情報（メツセージ、記号等）を表示す
る。Reference numeral 5 denotes a display device that displays key data entered manually from the keyboard 4, the fact that the ETW is in operation, and other information (messages, symbols, etc.) necessary for the operator.

７はプリンタコントローラであって、第２図に示す如く
、パルスモータ用出力ラッチ７０、キャリッジモータ用
ドライバ７１、ベーパーフィードモータ用ドライバ７２
、サーマルヘッド用出力ラッチ７３、サーマルヘッド用
ヒータドライバ７４、サーマルヘッドアップダウン用出
力ラッチ７５、サーマルヘッドアップダウン用ＤＣモー
タドライバ７６、レフトマージンリミッタ検出用人カポ
−ドア７等から成り、ＣＰＵＩからの制御信号に応じて
プリンタ６を制御する。7 is a printer controller, which, as shown in FIG. 2, includes a pulse motor output latch 70, a carriage motor driver 71, and a vapor feed motor driver 72.
, thermal head output latch 73, thermal head heater driver 74, thermal head up/down output latch 75, thermal head up/down DC motor driver 76, left margin limiter detection human capo door 7, etc. The printer 6 is controlled according to the control signal.

６はプリンタであって、キャリッジ制御モータ６０、ペ
ーパーフィード制御モータ６１、印字機構部６２、サー
マルヘッドアップダウン用ＤＣモータ６３、サーマルヘ
ッドアップダウン機構６４、サーマルヘッド６５、キャ
リッジレフトマージン位置検出センサ６６等から成り、
プリンタコントローラ７からの指示に従って印字、サー
マルヘッドアップダウン、ペーパーフィード等を行う。6 is a printer, which includes a carriage control motor 60, a paper feed control motor 61, a printing mechanism section 62, a DC motor 63 for thermal head up/down, a thermal head up/down mechanism 64, a thermal head 65, and a carriage left margin position detection sensor 66. Consists of etc.
Printing, thermal head up/down, paper feeding, etc. are performed according to instructions from the printer controller 7.

８は外部カートリッジ着脱コントローラであって、外部
のＲＡＭカートリッジ１１をＥＴＷ本体に対して着動作
又は脱動作する際に、これに先立ってＲＡＭカートリッ
ジに対するデータアクセス可否の制御信号を否のレベル
にする。９１はドアスイッチであって、ＲＡＭカートリ
ッジ１１を着動作又は脱動作するためにドアフタが開か
れている間はＯＮ状状態あり、閉じられている間はＯＦ
Ｆ状態である。１０はコネクタであって、ＥＴＷ本体に
固定され、外部のＲＡＭカートリッジ１１を着脱自在に
接続し、支持する。Reference numeral 8 denotes an external cartridge attachment/detachment controller which sets a control signal indicating whether or not data access to the RAM cartridge is possible to a negative level prior to attaching or detaching the external RAM cartridge 11 to or from the ETW main body. Reference numeral 91 denotes a door switch, which is in the ON state while the door cover is opened to attach or remove the RAM cartridge 11, and is in the OF state while the door cover is closed.
It is in F state. A connector 10 is fixed to the ETW main body, and detachably connects and supports an external RAM cartridge 11.

１１は実施例のＲＡＭカートリッジであって、ＲＡＭ３
と同様に入力された文字コード等を保存し、ＥＴＷ本体
に対して自在に着脱できる。また、取りはずした後でも
ＲＡＭカートリッジ１１内の記憶内容が消えないように
、ＲＡＭバックアップ用電池１１２が内蔵されている。11 is a RAM cartridge of the embodiment, and RAM3
In the same way, it saves the input character code, etc., and can be freely attached to and detached from the ETW main body. Further, a RAM backup battery 112 is built-in so that the contents stored in the RAM cartridge 11 will not be erased even after the RAM cartridge 11 is removed.

１２は電圧検出回路であって、後に述べる２系統の電圧
レベルを検出できる。１３は電源回路であって、電池１
６の電圧からＣＰＵＩ、ＲＯＭ２、ＲＡＭ３等のロジッ
ク回路に必要な電圧及びサーマルへラドヒート用電圧の
２系統の定電圧を作り出している。サーマルヘッドヒー
ト用電圧は印字濃度設定ボリューム１４によって変化す
ることが可能であり、これにより印字濃度を調整できる
。尚、各種モータ類の電圧は電池１６から直接供給して
いる。１５は電源投入用のパワースイッチである。１６
は電池であって本ＥＴＷ用の動作エネルギー源である。Reference numeral 12 denotes a voltage detection circuit, which can detect voltage levels of two systems to be described later. 13 is a power supply circuit, and a battery 1
From the voltage of 6, two systems of constant voltage are generated: the voltage necessary for logic circuits such as CPUI, ROM2, RAM3, etc., and the voltage for thermal heating. The voltage for thermal head heating can be changed by the print density setting volume 14, and thereby the print density can be adjusted. Note that the voltage for various motors is directly supplied from the battery 16. 15 is a power switch for turning on the power. 16
is a battery, which is the operating energy source for this ETW.

１７は所定値をロード可能なタイマカウンタであって、
ある一定時間毎にカウントアツプ又はカウントダウンす
る。ＣＰＵＩは必要に応じてカウンタ１７の内容のリー
ドライトを行う。17 is a timer counter that can be loaded with a predetermined value;
Count up or count down every certain period of time. The CPUI reads and writes the contents of the counter 17 as necessary.

ＳｌはＣＰＵＩの共通バスであって、ＣＰＵ　１とＲＯ
Ｍ２、ＲＡＭ３及びプリンタコントローラ７等との間で
情報伝達を行うための信号線群である。ＳｌはＣＰＵＩ
への外部割込信号であって、該信号レベルが“０”　（
ＬＯＷレベル）から“１”　　（ＷＩＧ）ルベル）に変
化する時点でＣＰＵ１に割込がかかる。Ｓ３はＣＰＵＩ
の一時停止制御信号（ＨＡＬＴ信号）線であって、この
制御線が“０“のときにＣＰＵＩは動作しており、１″
になると停止する。Ｓ４はドアスイッチ９のＯＮ１０　
Ｆ　Ｆ信号をカートリッジ着脱コントローラ８に知らせ
る信号線である。Ｓ５はＲＡＭカートリッジ１１の着動
作又は脱動作に先立ってＲＡＭカートリッジ１１内のＲ
ＡＭチップイネーブル信号を制御する信号線である。Ｓ
７は電池電圧線、Ｓ８はサーマルへラドヒート電圧線で
あり、これらの電圧は電圧検出回路１２によって電圧レ
ベルがモニタされる。Ｓ９はロジック用電源電圧線であ
る。Sl is a common bus for CPUI, and is a common bus for CPU 1 and RO.
This is a group of signal lines for transmitting information between M2, RAM 3, printer controller 7, and the like. Sl is CPUI
is an external interrupt signal to
An interrupt is applied to the CPU 1 when the level changes from LOW level (LOW level) to "1" (WIG level). S3 is CPU
This is a temporary stop control signal (HALT signal) line, and when this control line is "0", the CPU is operating, and when it is "1"
It will stop when . S4 is ON10 of door switch 9
This is a signal line that notifies the cartridge attachment/detachment controller 8 of the FF signal. S5 is R in the RAM cartridge 11 prior to the mounting or dismounting operation of the RAM cartridge 11.
This is a signal line that controls the AM chip enable signal. S
7 is a battery voltage line, and S8 is a thermal heating voltage line, and the voltage levels of these voltages are monitored by the voltage detection circuit 12. S9 is a logic power supply voltage line.

第３図は第１図のＣＰＵＩ、ＲＡＭカートリッジ脱着コ
ントローラ８及び外部のＲＡＭカートリッジ１１の内部
とその周辺回路を示す詳細回路図である。図において、
８１はプルアップ抵抗であって、ドアスイッチ９１の接
点がＯＦＦ　（ドアフタ９２がクローズ状態）している
時の論理レベルをＨＩＧＨレベルに保つ。８２はドアス
イッチ９１のチャタリング軽減用シュミット回路である
。FIG. 3 is a detailed circuit diagram showing the inside and peripheral circuits of the CPUI, RAM cartridge attachment/detachment controller 8, and external RAM cartridge 11 shown in FIG. 1. In the figure,
Reference numeral 81 is a pull-up resistor that maintains the logic level at HIGH level when the contact of the door switch 91 is OFF (door cover 92 is in a closed state). 82 is a Schmitt circuit for reducing chattering of the door switch 91.

抵抗８３及びコンデンサ８４はＮＡＮＤゲート８５の人
力スレッシュホルドレベルと相まって信号遅延用ＣＲ回
路を形成する。８６はＲＡＭカートリッジ１１に対する
ＲＡＭチップイネーブル端子ＣＥＩ用のドライブトラン
ジスタである。８７は出力ポートであって、ｃｐｕｔの
制御下で“０”と“１“の論理レベルを出力する。８８
はＡＮＤゲートである。Resistor 83 and capacitor 84 together with the manual threshold level of NAND gate 85 form a CR circuit for signal delay. 86 is a drive transistor for the RAM chip enable terminal CEI for the RAM cartridge 11. 87 is an output port which outputs logic levels of "0" and "1" under the control of cput. 88
is an AND gate.

ＲＡＭカートリッジ１１は、第３図の如く、まずカート
リッジ収納部のドアフタ９２を開けないと着動作も脱動
作できない構造になっている。ドアスイッチ９１はドア
フタ９２を開けるとＯＮし、閉じるとＯＦＦする。従っ
て、Ｓ４のレベルは開くと“０”となり、閉めると“１
”になる。As shown in FIG. 3, the RAM cartridge 11 has a structure in which it cannot be installed or removed without first opening the door cover 92 of the cartridge storage section. The door switch 91 is turned on when the door cover 92 is opened, and turned off when the door cover 92 is closed. Therefore, the level of S4 becomes “0” when opened and “1” when closed.
"become.

故にＲＡＭカートリッジ１１の着動作又は脱動作時はＳ
４のレベルは必ず“０”になっている。Therefore, when mounting or removing the RAM cartridge 11, S
The level of 4 is always “0”.

ＲＡＭカートリッジ１１はＲＡＭチップ１１１と、カー
トリッジを取りはずした際のＲＡＭチップ１１１の内容
を保持するためのＲＡＭバックアップ用リチウム電池１
１２と、カートリッジを取りはずした際に順バイアスさ
れる電源分離用ダイオード１１３と、カートリッジを着
動作又は脱動作する際に、またはカートリッジを取りは
ずしている間にＲＡＭチップ１１１にデータが書込まれ
るのを禁止するため、ＲＡＭチップイネーブル端子ＣＥ
Ｉのレベルを“１”　（アクセス不可状態）に保つよう
な電圧レベルを供給するプルアップ抵抗１１４と、該プ
ルアップ抵抗１１４によって端子ＣＥＩに加えられる前
記″１”の電圧レベルを安定に保持し、かつ外部からの
例えばカートリッジ着動作又は脱動作時に生じるような
コネクタの摺動ノイズを有効に吸収せしめて前記“１”
の電圧レベルを安定に保持するためのコンデンサ手段１
１５から成っている。第３図から解る通り、実施例のＲ
ＡＭチップ１１１はＣＥＩ、ＣＨ２という２つのチップ
イネーブル端子を有しており、共に負論理（ＬＯＷアク
ティブ）であって、この２端子が共に“Ｏ”にならない
とＲＡＭチップ１１１をデータアクセスできない構造に
なっている。The RAM cartridge 11 includes a RAM chip 111 and a RAM backup lithium battery 1 for retaining the contents of the RAM chip 111 when the cartridge is removed.
12, a power isolation diode 113 that is forward biased when the cartridge is removed, and a power supply isolation diode 113 that prevents data from being written to the RAM chip 111 when the cartridge is attached or removed, or while the cartridge is being removed. To inhibit RAM chip enable terminal CE
A pull-up resistor 114 supplies a voltage level that keeps the level of I at "1" (inaccessible state), and the pull-up resistor 114 stably maintains the voltage level of "1" applied to terminal CEI. , and effectively absorb the sliding noise of the connector, which occurs when the cartridge is attached or detached from the outside, for example, when the cartridge is attached or removed.
Capacitor means 1 for stably maintaining the voltage level of
It consists of 15. As can be seen from Figure 3, R of the example
The AM chip 111 has two chip enable terminals, CEI and CH2, both of which are negative logic (LOW active), and the RAM chip 111 is structured so that data cannot be accessed unless both of these terminals become "O". It has become.

そしてＲＡＭカートリッジ１１の装着時は、チップイネ
ーブル端子ＣＥＩがＳ５に接続され、もう一方のチップ
イネーブル端子ＣＥ２はＣＰＵ　１がＲＡＭチップ１１
１をアクセスする際に制御する信号の信号線Ｓｌ’に接
続されている。Ｓ！’はＲＡＭカートリッジ１１を着状
態で正常に使用中であっても、ＣＰＵ　１がデータアク
セスしたくない場合に一時的にチップディセーブルにす
るための制御線である。When the RAM cartridge 11 is installed, the chip enable terminal CEI is connected to S5, and the other chip enable terminal CE2 is connected to the RAM chip 11 by the CPU 1.
It is connected to the signal line Sl' of the signal that is controlled when accessing the data. S! ' is a control line for temporarily disabling the chip when the CPU 1 does not want to access data even if the RAM cartridge 11 is installed and being used normally.

さて、ＥＴＷはパワースイッチ１５のＯＮにより、電源
線３７〜Ｓ９の各種電圧が立ち上がり、ＣＰＵＩはまず
各種のイニシャライズ処理を行なう。イニシャライズ処
理では、例えばＲＡＭ３内のワークエリアのクリア、表
示器５へのイニシャル表示、プリンタ６のキャリッジを
左マージン位置へ穆勅、サーマルヘッドのアップ動作等
が行われる。イニシャライズ処理が終了すると、キーボ
ード４からの入力が可能になり、ＣＰＵＩはここから入
力されたキーデータにより表示器５への表示を行ない、
またはプリンタコントローラ７を通してプリンタ６の制
御を行い、印字動作を行う。Now, in the ETW, when the power switch 15 is turned on, various voltages on the power lines 37 to S9 rise, and the CPU first performs various initialization processes. In the initialization process, for example, the work area in the RAM 3 is cleared, the initial display is displayed on the display 5, the carriage of the printer 6 is moved to the left margin position, and the thermal head is moved up. When the initialization process is completed, input from the keyboard 4 becomes possible, and the CPU displays information on the display 5 based on the key data input from the keyboard 4.
Alternatively, the printer 6 is controlled through the printer controller 7 to perform printing operations.

第４図はＲＡＭカートリッジの着脱動作のタイミングチ
ャート、第５図はＲＡＭカートリッジ着脱動作のための
制御及びその動作遷移を示すフローチャートである。Ｅ
ＴＷに対するｆｔＡＭカートリッジ１１の着脱はドアフ
タ９２を開けることで開始される（ステップ５１００）
、　ドアフタ９２を開けるとドアスイッチ９１がＯＮに
なり、Ｓ４のレベルが“１”から０″になる（ステップ
５ｌｏｔ）。またこれによって５２のレベルが０″から
１″になり、ＣＰＵＩに割込がかかる（ステップ５１０
２）。ドアスイッチ９１がＯＮする時にはチャタリング
が発生するが、シュミット回路８２で除去される。また
十分に除去されない場合でもＣＰＵＩは割込ルーチンに
入力した最初の処理で多重割込禁止の処理をするので問
題はない。ＥＴＷではＣＰＵ　１のバスＳ１がコネクタ
１０を通じて直接ＲＡＭチップ１１１のバスと接続され
ているため、ＲＡＭカートリッジ１１の着脱時にたとえ
ＲＡＭチップ１１１がアクセスされていなくても、例え
ば着動作又は脱動作によるコネクタ端子の摺動ノイズに
よりＣＰＵ　１が暴走する可能性がある。このため着動
作又は脱動作時にはＣＰＵＩをホールト（一時停止）す
る必要がある。ＣＰＵＩは割込ルーチンの中で、まずそ
のための前処理（ホールト前処理）を行う。例えばプリ
ンタが動作中であればプリンタの停止、ＲＡＭチップ１
１１がアクセス中であればその停止などを行う（ステッ
プ５１０３）。次に出力ボート８７の出力を“Ｏ”から
“１”にする、すると、ＡＮＤ回路８８によりＳ３のレ
ベルが０“から“１”になってｃｐｕ　ｔはホールトモ
ードになる（ステップ５１０４）。ホールトモードでは
バスＳ１は所定の信号線を除きハイインピーダンス状態
になる。ドアスイッチ９１がＯＮになってからＣＰＬＩ
　１がホールトモードになるまでの一連の割込ルーチン
処理時間ｔｏは数ｍｓのオーダであり、人間の感覚、動
作に比べれば無視し得る時間である。FIG. 4 is a timing chart of the RAM cartridge attachment/detachment operation, and FIG. 5 is a flowchart showing control for the RAM cartridge attachment/detachment operation and its operation transition. E
Attachment and detachment of the ftAM cartridge 11 to and from the TW is started by opening the door cover 92 (step 5100).
, When the door cover 92 is opened, the door switch 91 is turned on, and the level of S4 changes from "1" to 0" (step 5lot). This also changes the level of 52 from 0" to 1", causing an interrupt to the CPU (step 510)
2). Chattering occurs when the door switch 91 is turned on, but it is eliminated by the Schmitt circuit 82. Furthermore, even if the interrupts are not removed sufficiently, there is no problem because the CPU performs processing to disable multiple interrupts in the first processing input to the interrupt routine. In the ETW, the bus S1 of the CPU 1 is directly connected to the bus of the RAM chip 111 through the connector 10, so even if the RAM chip 111 is not accessed when the RAM cartridge 11 is installed or removed, the connector may be disconnected by the connection or removal operation, for example. The CPU 1 may run out of control due to terminal sliding noise. For this reason, it is necessary to halt (temporarily stop) the CPUI during the attachment or detachment operation. In the interrupt routine, the CPUI first performs preprocessing for this purpose (halt preprocessing). For example, if the printer is in operation, stop the printer, and RAM chip 1
11 is currently being accessed, the access is stopped (step 5103). Next, the output of the output port 87 is changed from "O" to "1", and the level of S3 is changed from "0" to "1" by the AND circuit 88, and the CPU t enters the halt mode (step 5104). In the halt mode, the bus S1 is in a high impedance state except for a predetermined signal line.After the door switch 91 is turned on, the CPLI
The series of interrupt routine processing time to until 1 enters the halt mode is on the order of several milliseconds, which is a time that can be ignored compared to human sensations and actions.

一方、Ｓ５のレベルは、ＣＲディレィ回路８３〜８５の
働きにより、第４図に示すようにドアスイッチ９２がＯ
Ｎになってからｔｚ　　（この時間も人間の感覚動作に
比べれば無視できる）だけ遅れて“０″から１″に変化
し、ＲＡＭチップ１１１のＣＥＩ入力が非アクティブの
状態（ＨＩＧＨレベル）にもち上げられる。尚、このＳ
５が０″から１″に変化する際にＣ１１５，Ｒ１１４に
よるディレィ分が更に加わるが、ｔｌに比べて十分に無
視できる時間であり、ここでは考えなくてよい。こうし
て、ＲＡＭチップ１１１のアクセスが阻止される（ステ
ップ５１０５）。この場合に、ｔｌ＞ｔｏとなるように
設定されているから、ＣＰＵＩがホールトモードに入る
前にＲＡＭチップ１１１のアクセスが禁止されることは
ない。次に、人手によりＲＡＭカートリッジ１１の着動
作又は脱動作が行われる（ステップ５ｔＯ６）。そして
この時、コネクタ１０の接点には摺動ノイズが発生する
。この時点でＣＰＵＩはホールト状態であり、トランジ
スタ８６はＯＦＦの状態であるから、ＲＡＭチップ１１
１への信号線中でその電圧レベルが確定しているのはプ
ルアップ抵抗１１４が接続されているチップイネーブル
端子ＣＥＩだけである。従って、この時に、もし端子Ｃ
ＥＩに大きな摺動ノイズが入力されることにより端子Ｃ
ＥＩの電圧レベルが不安定になったり、または最悪の場
合に電圧レベルが論理“０゛を満足するレベルまで下が
ったりすると、ＲＡＭチップ１１１がチップイネーブル
の状態になり不用意にアクセスされてしまうことになる
。即ち、ＲＡＭチップ１１１の内容が破壊されてしまう
。On the other hand, the level of S5 is determined by the action of the CR delay circuits 83 to 85, as shown in FIG.
After reaching N, the signal changes from "0" to "1" with a delay of tz (this time is also negligible compared to human sensory movements), and the CEI input of the RAM chip 111 remains in an inactive state (HIGH level). It can be raised.In addition, this S
When 5 changes from 0'' to 1'', a delay due to C115 and R114 is added, but this time is sufficiently negligible compared to tl, so there is no need to consider it here. In this way, access to the RAM chip 111 is blocked (step 5105). In this case, since it is set so that tl>to, access to the RAM chip 111 is not prohibited before the CPU enters the halt mode. Next, the RAM cartridge 11 is manually attached or detached (step 5tO6). At this time, sliding noise occurs at the contacts of the connector 10. At this point, the CPUI is in a halt state and the transistor 86 is in an OFF state, so the RAM chip 11
Among the signal lines to 1, only the chip enable terminal CEI to which the pull-up resistor 114 is connected has a fixed voltage level. Therefore, at this time, if terminal C
Terminal C due to large sliding noise input to EI.
If the voltage level of EI becomes unstable, or in the worst case, if the voltage level drops to a level that satisfies the logic "0", the RAM chip 111 becomes chip enabled and may be accessed inadvertently. In other words, the contents of the RAM chip 111 will be destroyed.

そこで、端子ＣＥＩと接地レベル間にコンデンサ１１５
を入れておき、比較的大きなノイズもこれで吸収するこ
ととする。Therefore, a capacitor 115 is connected between the terminal CEI and the ground level.
We will use this to absorb relatively large noises.

尚、本実施例の場合、端子ＣＥ２にはプルアップ抵抗を
設けていない。もし点線で示すようなプルアップ抵抗を
設けると、ＥＴＷからダイオード１０１を介して供給す
る電圧がＲＡＭバックアップ用リチウム電池１１２で供
給する電圧より低くなったときに、リチウム電池１１２
からの電流が点線で示すプルアップ抵抗を介して流れる
こととなり、余分な消耗を来たすからである。また、端
子ＣＥ２にはＣＰＵＩの制御下での迅速な応答が要求さ
れるので、コンデンサを接続していない。Note that in this embodiment, no pull-up resistor is provided at the terminal CE2. If a pull-up resistor as shown by the dotted line is provided, when the voltage supplied from the ETW via the diode 101 becomes lower than the voltage supplied by the RAM backup lithium battery 112, the lithium battery 112
This is because the current flows through the pull-up resistor shown by the dotted line, causing excessive consumption. Further, since a quick response under the control of the CPU is required to the terminal CE2, no capacitor is connected to the terminal CE2.

さて、この着動作又は脱動作を終了してカートリッジ収
納部のドアフタ９２を閉めると（ステップ５１０））、
ドアスイッチ９１がＯＦＦになり、５４のレベルが“Ｏ
′から“１”になる。またこれによって５２．Ｓ３．５
５のレベルは“１“から０″になり、ＣＰｔＪｌのホー
ルトモードが解除されると同時にＲＡＭチップ１１１へ
のアクセスが可能になる。ｃｐｕｔはこの後、出力ボー
ト８７の出力を１″から０″に戻し、割込ルーチンを終
了する（ステップ５ＩＯ８）。Now, when this attaching or detaching operation is completed and the door cover 92 of the cartridge storage section is closed (step 510),
Door switch 91 is turned OFF, and level 54 is “O”.
' becomes "1". Also, due to this, 52. S3.5
The level of 5 changes from "1" to 0", and the halt mode of CPtJl is released, and at the same time access to the RAM chip 111 becomes possible. After this, cput changes the output of the output port 87 from 1" to 0. '' and terminates the interrupt routine (step 5IO8).

尚、上述実施例において、Ｓ５の信号はＲＡＭチップイ
ネーブル端子ＣＥＩを制御して、ＲＡＭチップ１１１の
不用なアクセスを防止したが、その代りに例えばＲＡＭ
チップ１１１のライトパルス信号を制限するようにして
もよい。In the above embodiment, the signal S5 controls the RAM chip enable terminal CEI to prevent unnecessary access to the RAM chip 111.
The write pulse signal of the chip 111 may be limited.

また、チップイネーブル端子が１つしかないようなＲＡ
Ｍチップに対しては、例えば第６図の如く外部にＯＲゲ
ート１１６を付加すれば、同様の作用効果が得られる。Also, RA with only one chip enable terminal
For the M chip, the same effect can be obtained by adding an external OR gate 116 as shown in FIG. 6, for example.

この場合に、ＯＲゲート１１６の入力端子を増して、上
述したチップイネーブル端子ＣＥＩに対するものと同一
の回路を併設してもよい。即ち、抵抗１１４とコンデン
サ１１５とトランジスタ８６とから成る回路を併設する
のである。こうすれば、端子ＣＥＩに対する上述の作用
が負の論理積を満足するときのみチップイネーブルを満
足されることになる。従って、着動作又は脱動作の際の
接続端子で発生する摺動ノイズが同時に負を満足しない
限りＯＲゲート１１６の出力端子に負（チップイネーブ
ル）のレベルが生じない。In this case, the number of input terminals of the OR gate 116 may be increased, and the same circuit as that for the above-mentioned chip enable terminal CEI may be provided. That is, a circuit consisting of a resistor 114, a capacitor 115, and a transistor 86 is provided. In this way, the chip enable is satisfied only when the above-mentioned action on the terminal CEI satisfies the negative AND. Therefore, a negative (chip enable) level is not generated at the output terminal of the OR gate 116 unless the sliding noise generated at the connection terminal during the attaching or detaching operation simultaneously satisfies the negative condition.

［発明の効果］ 以上述べた如く本発明によれば、例えば実施例のように
ＲＡＭチップのチップイネーブル端子にアクセス阻止レ
ベルを与えるプルアップ抵抗を設けると共に、該阻止レ
ベルを安定に保持するためのコンデンサ回路を設けるこ
とによって、ＲＡＭカートリッジをラフに着動作又は脱
動作しても、ＲＡＭチップの内容が破壊されない。[Effects of the Invention] As described above, according to the present invention, for example, as in the embodiment, a pull-up resistor is provided for providing an access blocking level to the chip enable terminal of a RAM chip, and a pull-up resistor is provided for stably maintaining the blocking level. By providing a capacitor circuit, the contents of the RAM chip will not be destroyed even if the RAM cartridge is roughly inserted or removed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は電子タイプライタであって、実施例のＲＡＭカ
ートリッジを適用したもののブロック構成図、 第２図はＥＴＷのプリンタ部の詳細ブロック構成図、 第３図は第１図のＣＰＵ１、ＲＡＭカートリッジ脱着コ
ントロ・−ラ８及び外部のＲＡＭカートリッジ１１の内
部とその周辺回路を示す詳細回路図、 第４図はＲＡＭカートリッジの着脱動作のタイミングチ
ャート、 第５図はＲＡＭカートリッジ着脱動作のための制御及び
その動作遷移を示すフローチャート、第６図は他の実施
例のＲＡＭカートリッジの部分回路図である。 図中、１・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡ
Ｍ。 ４・・・キーボード、５・・・表示器、６・・・プリン
タ、７・・・プリンタコントローラ、８・・・着脱コン
トローラ、９１・・・ドアスイッチ、１０・・・コネク
タ、１１・・・ＲＡＭカートリッジ、１２・・・電圧検
出回路、１３・・・電源回路、１４・・・印字濃度設定
ボリューム、１５・・・パワースイッチ、１６・・・電
池である。Fig. 1 is a block diagram of an electronic typewriter to which the RAM cartridge of the embodiment is applied. Fig. 2 is a detailed block diagram of the ETW printer section. Fig. 3 is a block diagram of the CPU 1 and RAM cartridge of Fig. 1. A detailed circuit diagram showing the internal and peripheral circuits of the attachment/detachment controller 8 and the external RAM cartridge 11, FIG. 4 is a timing chart of the RAM cartridge attachment/detachment operation, and FIG. 5 is a control and A flowchart showing the operation transition, and FIG. 6 is a partial circuit diagram of a RAM cartridge of another embodiment. In the figure, 1...CPU, 2...ROM, 3...RA
M. 4... Keyboard, 5... Display, 6... Printer, 7... Printer controller, 8... Detachable controller, 91... Door switch, 10... Connector, 11... RAM cartridge, 12...voltage detection circuit, 13...power supply circuit, 14...print density setting volume, 15...power switch, 16...battery.

Claims (1)

【特許請求の範囲】[Claims] 電子機器に対して着脱自在に構成された記憶カートリッ
ジにおいて、前記電子機器と前記記憶カートリッジ間の
信号線を着脱自在に接続する接続手段と、該接続手段に
おいて前記電子機器からのメモリアクセス可否信号を受
け取る接続端子と、前記接続端子に対して常時メモリア
クセス阻止のレベルを加えるための抵抗手段と、前記接
続端子に対して加えられる電圧レベルを保持するための
コンデンサ手段を備えることを特徴とする記憶カートリ
ッジ。A storage cartridge configured to be detachably attached to an electronic device includes a connection means for detachably connecting a signal line between the electronic device and the storage cartridge, and a memory access permission signal from the electronic device in the connection means. A memory comprising: a receiving connection terminal; resistance means for constantly applying a level of memory access prevention to the connection terminal; and capacitor means for maintaining the voltage level applied to the connection terminal. cartridge.