JPS62274806A - Microwave field effect transistor - Google Patents
Microwave field effect transistorInfo
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- JPS62274806A JPS62274806A JP61117958A JP11795886A JPS62274806A JP S62274806 A JPS62274806 A JP S62274806A JP 61117958 A JP61117958 A JP 61117958A JP 11795886 A JP11795886 A JP 11795886A JP S62274806 A JPS62274806 A JP S62274806A
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的コ
（産業上の利用分野）
この発明はマイクロ波帯で動作する高出力マイクロ波電
界効果トランジスタに関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Purpose of the Invention (Field of Industrial Application) This invention relates to a high-power microwave field effect transistor that operates in the microwave band.
（従来の技術）
通常高出力マイクロ波電界効果トランジスタ（以下電力
ＦＥＴと称する）では、高出力を得るため、ＦＥＴチッ
プのゲート幅を大きくしたり、複数のチップを並列に接
続することが多い。しかしこの場合、ＦＥＴの入力出力
インピーダンスが小さくなり、入力出力整合回路での損
失が増加し、周波数帯域が狭くなるなどの問題がある。(Prior Art) Generally, in high-output microwave field effect transistors (hereinafter referred to as power FETs), in order to obtain high output, the gate width of the FET chip is often increased or a plurality of chips are often connected in parallel. However, in this case, there are problems such as the input/output impedance of the FET becomes small, the loss in the input/output matching circuit increases, and the frequency band becomes narrow.
よって通常は外囲器内に電力ＦＥＴと入力出力整合回路
を組込んだ、いわゆる内部整合形ＦＥＴが用いられてい
る。Therefore, a so-called internally matched FET, which has a power FET and an input/output matching circuit built into the envelope, is usually used.
第３図は電力ＦＥＴの構造を示しており、同図（Ｂ）は
平面的に、同図（Ａ）は断面的に示している。ＦＥＴチ
ップ１上に能動領域２及びソース電極３．ゲート電極４
．ドレイン電極５の各電極が形成されている。特にこの
ＦＥＴはソース電極と接地間のインダクタンスＬｓ（第
５図参照）を減少させるためスルーホール６（通称ビア
・ホ−ル）が形成されている。FIG. 3 shows the structure of a power FET, with FIG. 3(B) showing a plan view and FIG. 3(A) showing a cross-sectional view. An active region 2 and a source electrode 3. are formed on the FET chip 1. Gate electrode 4
．． Each electrode of the drain electrode 5 is formed. In particular, this FET has a through hole 6 (commonly known as a via hole) formed in order to reduce the inductance Ls (see FIG. 5) between the source electrode and the ground.
」１記のＦＥＴを用いた内部整合形のＦＦＴの構造を第
４図に示す。ＦＥＴチップは外囲器の接地導体１上にマ
ウントされている。ＦＥＴの入力側整合回路としては、
高誘電率基板の上部に電極を形成したキャパシタ９とマ
イクロストリップ線路１０を形成したセラミック基板１
１か設けられる。FIG. 4 shows the structure of an internally matched FFT using the FET described in 1. The FET chip is mounted on the ground conductor 1 of the envelope. As a matching circuit on the input side of FET,
A ceramic substrate 1 on which a capacitor 9 and a microstrip line 10 are formed with electrodes formed on the top of a high dielectric constant substrate.
1 is provided.
そしてＦＥＴのゲート電極４とキャパシタ９間。and between the gate electrode 4 of the FET and the capacitor 9.
及びキャパシタ９とセラミック基板１１間はそれぞれボ
ンディングワイヤ１２．１３で接続されている。−力出
力側には、マイクロストリップ線路１４を形成したセラ
ミック基板１５が設けられ、ドレイン電極５とマイクロ
ストリップ線路１４間はボンディングワイヤ１６で接続
されている。The capacitor 9 and the ceramic substrate 11 are connected by bonding wires 12 and 13, respectively. - A ceramic substrate 15 on which a microstrip line 14 is formed is provided on the force output side, and a bonding wire 16 connects the drain electrode 5 and the microstrip line 14.
１８．１９はこの内部整合形ＦＥＴの入力、出力端子で
ある。18 and 19 are input and output terminals of this internal matching type FET.
］１記の内部整合形ＦＥＴの等価回路を第５図に示す。] FIG. 5 shows an equivalent circuit of the internally matched FET described in item 1.
２１はＦＥＴであり、インダクタ２２゜２３．２４はそ
れぞれ第４図のボンディングワイヤ１３，１２．１６に
対応する。またインダクタ２５はソース電極部のスルー
ホール６部のインダクタに対応している。さらにキャパ
シタ２６は、キャパシタ９に対応し、分布定数線路２７
．２８はマイクロストリップ線路１０と１４に対応する
。21 is a FET, and inductors 22, 23, and 24 correspond to bonding wires 13, 12, and 16 in FIG. 4, respectively. Further, the inductor 25 corresponds to the inductor of the through hole 6 portion of the source electrode portion. Furthermore, the capacitor 26 corresponds to the capacitor 9, and the distributed constant line 27
．． 28 corresponds to the microstrip lines 10 and 14.
２９．３０は入力端子、出力端子である。29.30 is an input terminal and an output terminal.
通常マイクロ波電力ＦＥＴは、入力のインピーダンスが
小さく、整合回路としては大きなインピーダンス変換比
のものを必要とするため、集中定数（インダクタ２２，
２３． キャパシタ２６）と、分布定数２７とを併用し
ている。即ち入力側の内部整合回路では、第６図のイミ
タンスチャートが示すようにＦＥＴの入力インピーダン
スＳ１１が与えられると、イダクタＬＧＩ （２３）
、ＬＧ２（２２） 、及びキャパシタＣＧＩ（２６）、
低インピーダンス線路のキャパシタＣＧ２（２７）の各
値を最適に決定することで、入力端子２９からのインピ
ーダンスを５０Ωにしている。Typically, microwave power FETs have low input impedance and require a matching circuit with a large impedance conversion ratio.
23. A capacitor 26) and a distributed constant 27 are used together. That is, in the internal matching circuit on the input side, when the input impedance S11 of the FET is given as shown in the immittance chart of FIG. 6, the inductor LGI (23)
, LG2 (22), and capacitor CGI (26),
By optimally determining each value of the capacitor CG2 (27) of the low impedance line, the impedance from the input terminal 29 is set to 50Ω.
（発明が解決しようとする問題点）
第４図に示すような入力側整合回路を形成できる条件と
しては、ＦＥＴの入力インピーダンスＳｌｌにインダク
タンスＬＧＩを接続した状態でのコンダクタンスＧがゴ
ミタンスチャート上でＧ＜１であることが必要であり、
このためにはＬＧｌを小さくすることも重要である。イ
ンダクタンスＬＧＩを小さくする一方法としては、ボン
ディングワイヤの数を増す方法が考えられる。しかし」
−記した従来のＦＥＴでは、ソース電極３とゲート電極
４とが交互に配列されており、ボンディングワイヤの数
を増すためにゲート電極の数を増すとソース電極の幅を
小さくしなければならない。しかし一方ではソース電極
にはスルーホールを形成しなければならず、ソース電極
の幅を小さくすると製造時のマスク合せや精度、エツチ
ング工程での寸法精度の関係上スルーホールの大きさを
小さく作るには限界があり、ソース電極の幅を小さくす
るにも限界がある。よってソース電極の幅を小さくして
ゲート電極の数を増加し、ボンディングワイヤの数を増
加する方法には限界がある。(Problems to be Solved by the Invention) As a condition for forming the input side matching circuit as shown in Fig. 4, the conductance G with the inductance LGI connected to the input impedance Sll of the FET must It is necessary that G<1,
For this purpose, it is also important to reduce LGl. One possible method for reducing the inductance LGI is to increase the number of bonding wires. but"
- In the conventional FET described above, source electrodes 3 and gate electrodes 4 are arranged alternately, and if the number of gate electrodes is increased to increase the number of bonding wires, the width of the source electrodes must be reduced. However, on the other hand, a through hole must be formed in the source electrode, and if the width of the source electrode is made smaller, the size of the through hole becomes smaller due to mask alignment and accuracy during manufacturing, and dimensional accuracy during the etching process. There is a limit to the width of the source electrode, and there is also a limit to reducing the width of the source electrode. Therefore, there is a limit to the method of increasing the number of bonding wires by decreasing the width of the source electrode and increasing the number of gate electrodes.
このような問題があるため、ＬＧｌが所望の値まで小さ
くならず、使用周波数が高くなったり、ＦＥＴのゲート
幅を大きくしたような場合にはＧ＞１となり、第５図の
内部整合回路の実現が困難になるという問題がある。Because of these problems, if LGl is not reduced to the desired value and the frequency used becomes higher or the gate width of the FET is increased, G>1, and the internal matching circuit shown in Figure 5 becomes The problem is that it will be difficult to implement.
そこでこの発明では、上記したようなインダクタンスＬ
Ｇ１を小さくするのに設計も容易であり設計の自由度が
拡大し、これにより周波数特性向上に寄与できるマイク
ロ波電界効果トランジスタを提供することを目的とする
。Therefore, in this invention, the above-mentioned inductance L
It is an object of the present invention to provide a microwave field effect transistor that can be easily designed to reduce G1, expand the degree of freedom in design, and thereby contribute to improving frequency characteristics.
［発明の構成］
Ｃ問題点を解決するための手段）
この発明では、ＧａＡｓなどを用いた高出力ＰＥＴにお
いて、スルーホールを形成した複数個のソース電極を囲
むようにゲート電極を形成することにより上記の目的を
達成するものである。[Structure of the Invention] Means for Solving Problem C) In this invention, in a high-power PET using GaAs or the like, a gate electrode is formed to surround a plurality of source electrodes in which through holes are formed. This achieves the above objectives.
（作用）
上記の構成によりゲート電極の領域が大きくなり、この
電極を効果的に利用することができ、第５図で示したよ
うなインダクタＬＧＩの調整幅の拡大、更にはスルーホ
ールを形成する上での製造」二での利点を得るものであ
る。(Function) With the above configuration, the area of the gate electrode becomes larger, and this electrode can be used effectively, expanding the adjustment range of the inductor LGI as shown in FIG. 5, and furthermore forming a through hole. The above manufacturing method provides the following advantages.
（実施例） 以下この発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例であり、電力ＦＥＴの構造
を示しており、同図（Ｂ）は平面的に、同図（Ａ）は断
面的に示している。ＦＥＴチップ１」二には、能動領域
２、ソース電極３．ゲート電極４１．ドレイン電極５の
各電極が形成されている。従来のものと異なるところは
、スルーホール６を形成したソース電極３がゲート電極
４１に囲まれて形成され、かつ入力側整合回路を接続す
るための電極部分４２か共通化されていることである。FIG. 1 is an embodiment of the present invention, showing the structure of a power FET, with FIG. 1(B) showing a plan view and FIG. 1(A) showing a cross-sectional view. The FET chip 1'2 includes an active region 2, a source electrode 3. Gate electrode 41. Each electrode of the drain electrode 5 is formed. The difference from the conventional one is that the source electrode 3 with the through hole 6 formed is surrounded by the gate electrode 41, and the electrode part 42 for connecting the input side matching circuit is shared. .
第２図は上記のＦＥＴを用いて形成した内部結合形ＦＥ
Ｔの構造である。第４図と同じ部分には第４図と同一符
号を付して説明する。Figure 2 shows an internally coupled FE formed using the above FET.
This is the structure of T. The same parts as in FIG. 4 will be described with the same reference numerals as in FIG. 4.
ＦＥＴチップは外囲器の接地導体１上にマウントされて
いる。ＦＥＴの入力側整合回路としては高誘電率基板の
上部に電極を形成したキャパシタ９とマイクロストリッ
プ線路１０を形成したセラミック基板１１が設けられる
。そしてＦＥＴのゲート電極４１とキャパシタ９間、お
よびキャパシタ９とセラミック基板１１間はそれぞれボ
ンディングワイヤ５１．１３で接続されている。−力出
力側には、マイクロストリップ線路１４を形成したセラ
ミック基板１５が設けられ、ドレイン電極５とマイクロ
ストリップ線路１４間はボンディングワイヤ１６で接続
されている。１８．１９はこの内部整合形ＦＥＴの入力
、出力端子である。The FET chip is mounted on the ground conductor 1 of the envelope. A ceramic substrate 11 on which a capacitor 9 and a microstrip line 10 are formed is provided as a matching circuit on the input side of the FET. The gate electrode 41 of the FET and the capacitor 9 and the capacitor 9 and the ceramic substrate 11 are connected by bonding wires 51 and 13, respectively. - A ceramic substrate 15 on which a microstrip line 14 is formed is provided on the force output side, and a bonding wire 16 connects the drain electrode 5 and the microstrip line 14. 18 and 19 are input and output terminals of this internal matching type FET.
上記したこの発明の電力ＦＥＴによると、従来のように
ソース電極とゲート電極とが交互に形成されず、ソース
電極３の領域はむしろ大きくなっている。このため、ス
ルーホール６を形成する場合、マスク合せ誤差、エツチ
ングのばらつき等でスルーホールの形状に多少の変動が
あってもよく、スルーホール形成工程での歩留りを大幅
に向」ニすることができる。According to the power FET of the present invention described above, source electrodes and gate electrodes are not alternately formed as in the conventional case, and the area of the source electrode 3 is rather large. Therefore, when forming the through-hole 6, there may be slight variations in the shape of the through-hole due to mask alignment errors, etching variations, etc., and the yield in the through-hole forming process can be greatly improved. can.
一方、ゲート電極と入力側整合回路を接続するボンディ
ングワイヤは、従来の構造では各ゲート電極に一本のボ
ンディングワイヤしか接続できなかっだが、この発明の
ものでは第２図に示すように、共通化された一本のゲー
ト電極４１を形成したので、ボンディングワイヤの本数
を増加することができる。On the other hand, in the conventional structure, only one bonding wire could be connected to each gate electrode for connecting the gate electrode and the input matching circuit, but in this invention, as shown in Figure 2, it is possible to connect the bonding wire to each gate electrode. Since one single gate electrode 41 is formed, the number of bonding wires can be increased.
ボンディングワイヤの本数の増減が容易であるため、こ
のボンディングワイヤの本数に影響される第５図で示し
たインダクタＬＧ１を比較的自由に調整することができ
る。つまりこのインダクタＬＧ１を小さくしてＬＧＩ＜
１を満足させる条件が緩くなる。このことは、同一のゲ
ート幅のＦＥＴでも内部整合回路を余裕を持って設計で
き、またより高い周波数やゲート幅の広いＦＥＴに対し
ても、第５図の低域通過形の入力側整合回路を適用する
ことか出来ることになる。よって入力側整合回路の広帯
域化および低損失化が可能となる。Since the number of bonding wires can be easily increased or decreased, the inductor LG1 shown in FIG. 5, which is affected by the number of bonding wires, can be adjusted relatively freely. In other words, by making this inductor LG1 smaller, LGI<
The conditions for satisfying 1 become more relaxed. This means that even for FETs with the same gate width, the internal matching circuit can be designed with a margin, and even for FETs with higher frequencies and wider gate widths, the low-pass type input side matching circuit shown in Figure 5 can be designed. It will be possible to apply this. Therefore, it is possible to widen the band and reduce the loss of the input side matching circuit.
［発明の効果コ
以上説明したようにこの発明は、内部整合回路の設計が
容易となり、かつ高周波特性に優れ、広帯域特性を得る
ことの出来るマイクロ波電界効果トランジスタを提供で
きる。[Effects of the Invention] As explained above, the present invention can provide a microwave field effect transistor that facilitates the design of an internal matching circuit, has excellent high frequency characteristics, and can obtain broadband characteristics.
第１図はこの発明の一実施例を示す構成説明図、第２図
はこの発明による他の実施例を示す構成説明図、第３図
は従来のマイクロマイクロ波電界効果トランジスタを示
す構成説明図、第４図は従来の内部整合形電界効果トラ
ンジスタを示す構成説明図、第５図は第４図の回路の等
価回路図、第６図は第５図の回路の設計方法を説明する
のに示したイミタンス図である。
１・・・ＦＥＴチップ、２・・・能動領域、３・・・ソ
ース電極、４１・・・ゲート電極、５・・・ドレイン電
極、６・・・ソース電極、９・・・キャパシタ、１０・
・・マイクロストリップ線路、１１・・・セラミック基
板、１６゜５１・・・ボンディングワイヤ。
出願人代理人 弁理士 鈴江武彦
、、 Ｌｎ
ぐ ■FIG. 1 is a structural explanatory diagram showing one embodiment of the present invention, FIG. 2 is a structural explanatory diagram showing another embodiment of the present invention, and FIG. 3 is a structural explanatory diagram showing a conventional microwave field effect transistor. , Fig. 4 is a configuration explanatory diagram showing a conventional internally matched field effect transistor, Fig. 5 is an equivalent circuit diagram of the circuit shown in Fig. 4, and Fig. 6 is used to explain the design method of the circuit shown in Fig. 5. FIG. DESCRIPTION OF SYMBOLS 1... FET chip, 2... Active region, 3... Source electrode, 41... Gate electrode, 5... Drain electrode, 6... Source electrode, 9... Capacitor, 10...
...Microstrip line, 11...Ceramic substrate, 16°51...Bonding wire. Applicant's agent Patent attorney Takehiko Suzue, Lngu ■
Claims (2)
に形成された高出力マイクロ波電界効果トランジスタに
おいて、他の回路と接続するためのゲート電極が、スル
ーホールを中央部に形成したソース電極を取囲むように
形成されてなることを特徴とする高出力マイクロ波電界
効果トランジスタ。(1) In a high-power microwave field effect transistor in which multiple gate, source, and drain electrodes are formed in a comb shape, the gate electrode for connection to other circuits has a source electrode with a through hole formed in the center. A high-output microwave field effect transistor characterized by being formed in a surrounding manner.
、１個以上が、各対応する入力側整合回路、出力側整合
回路と共に１つの外囲器内に組込まれている内部整合形
であることを特徴とする特許請求の範囲第１項記載の高
出力マイクロ波電界効果トランジスタ。(2) The above-mentioned high-power microwave field effect transistors are internally matched type transistors in which one or more of them are incorporated into one envelope together with the corresponding input-side matching circuit and output-side matching circuit. A high-power microwave field-effect transistor according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117958A JPS62274806A (en) | 1986-05-22 | 1986-05-22 | Microwave field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117958A JPS62274806A (en) | 1986-05-22 | 1986-05-22 | Microwave field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274806A true JPS62274806A (en) | 1987-11-28 |
Family
ID=14724455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117958A Pending JPS62274806A (en) | 1986-05-22 | 1986-05-22 | Microwave field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274806A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469107A (en) * | 1992-07-22 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
-
1986
- 1986-05-22 JP JP61117958A patent/JPS62274806A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469107A (en) * | 1992-07-22 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
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