JPS62271571A - Drive circuit for picture display device - Google Patents

Abstract

PURPOSE:To reduce the power consumption of a drive circuit by allowing a current to flow in an output circuit when an output signal is at a high level and preventing a current from flowing in the output circuit when the output signal is at a low level. CONSTITUTION:The gate of an amplifying FET-T17 and and that of a load FET-T18 are connected between a power source VDD and an earth. An input signal is impressed on the gate of the FET-T17, and the output signal is outputted from a connection point between the source of the FET-T17 and the drain of the FET-T18. When the input is at a high level, the FET-T17 and the FET-T18 in the output circuit are turned on to raise the output at a high level. At that time a current flows in both FETs. When the input is at a low level, the FET-T17 and the FET-T18 are turned off to drop the output at a low level. No current flows in both FETs.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （イ）産業上の利用分野 本発明は液晶マトリクスパネル等の画像表示装置の駆動
回路に関する。Detailed Description of the Invention 3. Detailed Description of the Invention (a) Field of Industrial Application The present invention relates to a drive circuit for an image display device such as a liquid crystal matrix panel.

（ロ）　従来の技術 第５図は液晶ＴＶ装置に用いられるアクティブマトリク
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭５７−４１０７８号
公報に記載されている。(b) Prior Art FIG. 5 is a diagram showing a drive circuit for a liquid crystal display device using an active matrix liquid crystal panel used in a liquid crystal TV device. Such a circuit is described in, for example, Japanese Patent Laid-Open No. 57-41078. ing.

同図において、アクティブマトリクス型の液晶パネル（
１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍＸ
ｎ個のアモルファスシリコン（ａ　−５ｉ）よりなるＴ
ＰＴ（薄膜トランジスタ）（ｌａ）及び液晶電極（１ｂ
）が図示の如くマトリクス状に接続され、各行（Ｇｌ　
、Ｇ２　＝・Ｇｍ）及び各列（Ｄ＋、Ｄ２・・・Ｄｎ）
は夫々、行ドライバ（２）及び列ドライバ（３）に接続
されている。前記行ドライバはｍ段のシフトレジスタ（
２ａ）及び出力回路（２ｂ）により構成され、前記列ド
ライバはｎ段のシフトレジスタ（３ａ）、サンプルホー
ルド回路（３ｂ）及び出力回路（３ｃ）により構成され
る。（４）は同期制御回路であり、水平同期信号（Ｈρ
）及び垂直同期信号（Ｖｐ）に基づいて、第１、第２ス
タートパルス（Ｓ　Ｔｌ）（Ｓ　Ｔ２）及び第１、第２
クロツクパルス（ＣＰ　＋）（ＣＰ２）を作成する。In the figure, an active matrix liquid crystal panel (
1) has n columns of pixels in the X direction and m rows of pixels in the Y direction, mX
T made of n amorphous silicon (a-5i)
PT (thin film transistor) (la) and liquid crystal electrode (1b
) are connected in a matrix as shown in the figure, and each row (Gl
, G2 =・Gm) and each column (D+, D2...Dn)
are connected to a row driver (2) and a column driver (3), respectively. The row driver is an m-stage shift register (
2a) and an output circuit (2b), and the column driver is composed of an n-stage shift register (3a), a sample and hold circuit (3b), and an output circuit (3c). (4) is a synchronization control circuit, which has a horizontal synchronization signal (Hρ
) and the vertical synchronization signal (Vp), the first and second start pulses (S Tl) (S T2) and the first and second
Create a clock pulse (CP+) (CP2).

第６図は行ドライバの各波形を示す図であり同図（ａ＞
は映像信号を表わし、垂直同期信号（Ｖｐ）及び水平同
期信号（Ｈｐ）が重畳されている。図中、Ｔ１は垂直同
期信号区間、Ｔ２は垂直帰線区間、Ｔ３は映像信号区間
である。FIG. 6 is a diagram showing each waveform of the row driver (a>
represents a video signal, on which a vertical synchronization signal (Vp) and a horizontal synchronization signal (Hp) are superimposed. In the figure, T1 is a vertical synchronizing signal section, T2 is a vertical retrace section, and T3 is a video signal section.

シフトレジスタ（２ａ）には第６図（ｂ）（ｃ）に示す
垂直同期信号に同期した第１スタートパルス（ＳＴＩ）
及び水平同期信号に同期した第１クロツクパルス（ｃｐ
ｓ）が与えられ、各行Ｇｌ、Ｇ２・・・には（ｄ）（ｅ
）（ｆ’）に示す如＜　ＩＨ（１水平期間）づつすらき
れた！圧波形が印加される。この電圧波形により水平帰
線区間において各行のＴＰＴ（１ａ）を順次オンさせ各
画素に液晶駆動電圧を印加する。The shift register (2a) receives a first start pulse (STI) synchronized with the vertical synchronization signal shown in FIGS. 6(b) and (c).
and a first clock pulse (cp
s) is given, and each row Gl, G2... has (d)(e
) (f') As shown in < IH (1 horizontal period) was completed! A pressure waveform is applied. Using this voltage waveform, the TPTs (1a) in each row are sequentially turned on in the horizontal retrace interval, and a liquid crystal drive voltage is applied to each pixel.

一方、列ドライバ（３）の各部波形は第７図に示すよう
になる。列ドライブは各ＩＨ区間において同じ動作をく
りかえす。第８図（ａ）はＴ３におけるＩＨ区間を引き
延ばして描いた映像信号である。図中、Ｔ斗は水平同期
信号区間及び水平帰線区間、Ｔ５は映像情報の含まれる
区間である。On the other hand, the waveforms of each part of the column driver (3) are as shown in FIG. The column drive repeats the same operation in each IH section. FIG. 8(a) is a video signal drawn by extending the IH section at T3. In the figure, T is a horizontal synchronizing signal interval and a horizontal retrace interval, and T5 is an interval in which video information is included.

シフトレジスタ（３ａ）には第７図（ｂ）（ｃ）に示す
水平同期信号に同期した第２スタートパルス（Ｓｒ１）
及びその周期ｒ　−Ｔ　ｓ　／　ｎの周波数の第２クロ
ツクパルスが与えられ、シフトレジスタ（３ａ）の各段
の出力には同図（ｄ）（ｅ）（ｆ’）に°示すように順
次Ｃづつずらされたパルスが出力される。サンプルホー
ルド回路（３ｂ）の各段は対応する各段の前記シフトレ
ジスタの出力により制御きれ、該出力の立下りにより映
像信号の電圧値をサンプルし次のサンプル時まで（ＩＨ
Ｏ間）ホールドする。出力回路（３Ｃ）はサンプルボー
ルド回路の出力を受けて緩衝増巾し列電極を駆動する。The shift register (3a) receives a second start pulse (Sr1) synchronized with the horizontal synchronization signal shown in FIGS. 7(b) and (c).
A second clock pulse with a frequency of period r - T s / n is applied, and the output of each stage of the shift register (3a) is sequentially clocked as shown in (d), (e), and (f') of the same figure. Pulses shifted by one step are output. Each stage of the sample and hold circuit (3b) can be controlled by the output of the shift register of each corresponding stage, and the voltage value of the video signal is sampled by the falling edge of the output, and the voltage value of the video signal is sampled until the next sampling (IH
0) Hold. The output circuit (3C) receives the output of the sample bold circuit, buffers and amplifies it, and drives the column electrodes.

上述の行ドライバ（２〉における出力回路（２ｂ）は例
えば第８図（同図は１行分のみを示している）に示す様
なＦＥＴ回路により構成される。この回路は出力回路と
しては一般的である。The output circuit (2b) in the above-mentioned row driver (2>) is composed of, for example, a FET circuit as shown in FIG. 8 (only one row is shown).This circuit is generally used as an output circuit. It is true.

一方、一般にＴＰＴを用いたアクティブマトリクスでは
、各行を選択する場合、選択すべき行のみをハイとし他
は全てローとすることが望まれる。On the other hand, in general, in an active matrix using TPT, when selecting each row, it is desirable to set only the row to be selected at high level and all others at low level.

そして、前記出力回路では、入力がハイのとき、ＦＥＴ
（Ｔｌ４＞がオンでＦ　Ｅ　Ｔ（ＴＩＧ　）がオフとな
り出力がハイとなるが、このとき、負荷となるＦＥＴ（
Ｔｌ３）及び反転用のＦＥＴ（Ｔｌ斗）に比較的小電流
が流れるのみで増巾用のＦ　Ｅ　Ｔ（Ｔｌｓ　）には電
流が流れない。一方、入力がローのときＦＥＴ（Ｔｌ４
）がオフでＦＥＴ（Ｔ＋＊）がオンとなり出力がローと
なるが、このとき、負荷となるＦＥＴ（Ｔ’ｓ）及び前
記Ｆ　Ｅ　Ｔ（Ｔｌｓ　）には比較的大電流が流れる。In the output circuit, when the input is high, the FET
(Tl4> is on, FET(TIG) is off and the output is high, but at this time, the FET (TIG) which is the load is
Only a relatively small current flows through the inversion FET (Tl3) and the inversion FET (Tl), and no current flows through the amplification FET (Tls). On the other hand, when the input is low, the FET (Tl4
) is off, the FET (T+*) is on, and the output becomes low. At this time, a relatively large current flows through the FET (T's) serving as a load and the FET (Tls).

即ち、２４０行のマトリクスの場合、選択されている１
行分の出力回路にはほとんど電流が流れないが、残り２
３９行分の出力回路には常時大電流が流れていることに
なり、消費電力が非常に大きくなるという欠点がある。That is, in the case of a matrix with 240 rows, the selected 1
Almost no current flows through the output circuit for the rows, but the remaining 2
A large current constantly flows through the output circuits for 39 rows, which has the drawback of extremely high power consumption.

（ハ）　発明が解決しようとする問題点本発明は上述の
点に鑑み為きれたものであり駆動回路の消費電力を低減
することを目的とする。(c) Problems to be Solved by the Invention The present invention has been achieved in view of the above-mentioned points, and an object thereof is to reduce the power consumption of the drive circuit.

（ニ）　　問題点を解決するための手段本発明は、出力
回路をパルスが入力される第１電極と電源端子が接続さ
れる第２電極と出力信号を出力する第３電極とを有する
増巾用トランジスタと、前記第３電極とアース間に接ｍ
−ａれた負荷回路とで構成する。(d) Means for Solving the Problems The present invention provides an output circuit with an amplifying circuit having a first electrode to which a pulse is input, a second electrode to which a power supply terminal is connected, and a third electrode to output an output signal. A contact m between the transistor for the
-a load circuit.

（ホ）作用 上述の手段により前記出力信号がハイレベルのとき前記
出力回路に電流が流れ、前記出力信号がローレベルのと
き電流が流れないように作用する。(e) Effect: The above-described means causes current to flow through the output circuit when the output signal is at a high level, and prevents current from flowing when the output signal is at a low level.

（へ）　実施例 以下、図面に従い本発明の一実施例を説明する。(f) Examples An embodiment of the present invention will be described below with reference to the drawings.

第１図は本実施例における液晶表示装置の駆動回路を示
すブロック図であり、第５図と同一部分には同一符号を
付し説明を省略する。FIG. 1 is a block diagram showing a drive circuit for a liquid crystal display device in this embodiment, and the same parts as in FIG. 5 are given the same reference numerals and their explanations will be omitted.

同図において、（５０）は同期制御回路（４）からの第
１スタートパルス（ｓ’ｒ＋）により第１クロックパル
ス（ｃｐｓ）のカウントを開始し、２進カウント出力＜
Ａ）（Ｂ）を出力すると共に反転出力（λ）（Ｂ）を出
力する第１カウンタであり例えば東京三洋製Ｉ　Ｃ：　
ＬＣ４５２０Ｂ及びＬＣ４０４９Ｂで構成される。In the figure, (50) starts counting the first clock pulse (cps) by the first start pulse (s'r+) from the synchronization control circuit (4), and the binary count output <
A first counter that outputs A) and (B) as well as an inverted output (λ) and (B), for example, an IC manufactured by Tokyo Sanyo:
Consists of LC4520B and LC4049B.

（５１）はこの第１カウンク出力をデコードして、各行
Ｇ　１、Ｇ　２・・・の左右に第１クロツクパルス（Ｃ
Ｐ＋）毎に順次ハイとなるパルスを夫々、出力する第１
デコーダ、〈６０〉は前記同期制御回路（４）からの第
２スタートパルス（Ｓｒ１）及び第２クロツクパルス（
ＣＦ２）に基づいて２進カウント出力を出力する第２カ
ウンタ、（６１）はこの第２カウンタ出力をデコードし
て各列ＤＩ、Ｄ２・・・に第２クロツクパルス（ＣＦ２
）毎に順次ハイとなるパルスを出力する第２デコーダで
ある。本実施例においては従来のシフトレジスタに相当
する機能を２進カウンタ及びデコーダに置き換えている
。よって、第１カウンタ（５０）、第１デコーダ（５１
）及び出力回路（５２）により行ドライバ（５）が構成
され、第２カウンタ（６０）、第２デコーダ（６１）、
サンプルホールド回路（６２）及び出力回路り６３）に
より列ドライバ（６）が構成される。そして、前記第１
、第２デコーダ（５１バ６１）、出力回路（５２）（６
３）及びサンプルホールド回路（６２）は液晶パネル（
１）と同一基板上に且つ同一工程でａ−８ｆＴＦＴによ
り形成される。(51) decodes this first count output and applies first clock pulses (C) to the left and right of each row G1, G2...
The first pulse outputs a pulse that goes high sequentially for each P+).
A decoder <60> receives a second start pulse (Sr1) and a second clock pulse (Sr1) from the synchronous control circuit (4).
A second counter (61) outputs a binary count output based on the second clock pulse (CF2) decodes the second counter output and outputs a second clock pulse (CF2) to each column DI, D2...
) is a second decoder that outputs a pulse that goes high sequentially for each of the following decoders. In this embodiment, the function corresponding to a conventional shift register is replaced with a binary counter and a decoder. Therefore, the first counter (50) and the first decoder (51
) and an output circuit (52) constitute a row driver (5), which includes a second counter (60), a second decoder (61),
A column driver (6) is constituted by a sample and hold circuit (62) and an output circuit (63). And the first
, second decoder (51 bar 61), output circuit (52) (6
3) and the sample hold circuit (62) are connected to the liquid crystal panel (
It is formed using an a-8f TFT on the same substrate and in the same process as 1).

第２図に第１デコーダの具体的回路と共に行ドライバの
動作を説明する。第１カウンタ（５０）からの２進カウ
ント出力（Ａ）、（Ｂ）及びそれらの反転出力（λ）（
■）の各ラインと各行Ｇｌ、Ｇ２・・・とがマトリクス
状に交叉しており各行にはＡＮＤゲートを構成する２個
のＴＰＴが直列に配されている。更に各行には負荷ＴＰ
Ｔ（ＴＯ）〜（Ｔ　Ｉ２）が接続され、その出力には出
力回路＜５２）が各行毎に接続されている。In FIG. 2, the operation of the row driver will be explained along with a specific circuit of the first decoder. Binary count outputs (A), (B) from the first counter (50) and their inverted outputs (λ) (
(2) Each line and each row G1, G2, . . . intersect in a matrix, and each row has two TPTs constituting an AND gate arranged in series. Furthermore, each row has a load TP
T(TO) to (TI2) are connected, and an output circuit <52) is connected to the output for each row.

今、カウンタ出力が“００°“のとき、（Ａ）（Ｂ）が
共に“θ′”で（λ）（百）が共に“１°′となり、Ｔ
Ｐ　Ｔ（ＴＩ）（Ｔ２）（Ｔ４）（ＴＳ）がオンとなる
ため、行（Ｇｌ）のみがハイとなる。次に、カウンタ出
力が“０１゛のとき（Ａ　）（Ｂ　）が共に“０゛で（
λ）（Ｂ）が共に“１°′となりＴ　Ｐ　Ｔ（Ｔ２）（
Ｔｏ）（Ｔ４）（Ｔ７）がオンとなるため、行（Ｇ２）
がハイとなる。このようにカウンタ出力が順次インクリ
メントしていくと、順次次の行がハイとなって選択され
、次段の出力回路で反転増巾されてその行の液晶パネル
内のＴＰＴが駆動される。Now, when the counter output is "00°", both (A) and (B) are "θ'", (λ) (100) are both "1°", and T
Since P T (TI) (T2) (T4) (TS) is turned on, only the row (Gl) becomes high. Next, when the counter output is “01”, both (A) and (B) are “0” and (
λ)(B) are both "1°', T P T(T2)(
To) (T4) (T7) are turned on, so row (G2)
becomes high. As the counter output increments sequentially in this manner, the next row becomes high and is selected, inverted and amplified by the output circuit at the next stage, and the TPT in the liquid crystal panel of that row is driven.

そして、全ての行の駆動が終了し、次のスタート信号に
より第１カウンタ（５０）がリセットされると、次のフ
レームの走査が開始される。Then, when driving of all rows is completed and the first counter (50) is reset by the next start signal, scanning of the next frame is started.

第３図は本実施例における出力回路の１行分の回路図を
示す。同図において、電源（Ｖ　ｏｏ　）及びアース間
には増巾用の第１ＦＥＴ（Ｔ１７）及び負荷用の第２Ｆ
ＥＴ（Ｔｌｅ）が縦貌接＊きれ、更に第２ＦＥＴ（Ｔｈ
ｅ＞のゲートは電源（Ｖｏｏ）に接続されている。そし
て入力信号は前記第１ＦＥＴ（ＴＩ７）のゲートに印加
きれ、出力信号は第１ＦＥＴ（ＴＩ７）のソースと第２
ＦＥＴ（Ｔｌａ）ドレインとの接続点により出力される
。FIG. 3 shows a circuit diagram for one row of the output circuit in this embodiment. In the same figure, the first FET (T17) for increasing the width and the second FET for the load are connected between the power supply (V oo ) and the ground.
ET (Tle) is vertically closed*, and the second FET (Th
The gate of e> is connected to the power supply (Voo). The input signal is applied to the gate of the first FET (TI7), and the output signal is applied to the source of the first FET (TI7) and the second FET (TI7).
It is output from the connection point with the FET (Tla) drain.

上記出力回路において、入力がハイのとき第１及び第２
　Ｆ　Ｅ　Ｔ（ＴＩ７）（Ｔ１８）がオンして出力がハ
イとなり、このとき、前記両ＦＥＴには電流が流れる。In the above output circuit, when the input is high, the first and second
FET (TI7) (T18) is turned on and the output becomes high, and at this time, current flows through both FETs.

また、入力がローのとき、第１及び第２ＦＥＴ（Ｔ　Ｉ
７　＞（Ｔ　１日＞はオフとなり出力はローとなるが、
前記両ＦＥＴにはｔ流が流れない。Also, when the input is low, the first and second FETs (TI
7>(T1 day> is off and the output is low, but
No current flows through both FETs.

従って、本実施例においては２４０行のうち選択された
１行分の出力回路には電流が流れるが、他の２３９行の
出力回路にはｔ流が全く流れない。Therefore, in this embodiment, current flows through the output circuits of one selected row out of the 240 rows, but no current flows through the output circuits of the other 239 rows.

また、第４図は出力回路の他の実施例を示し、負荷用及
び増巾用の第３及び第４ＦＥＴ（Ｔｈｅ＞（Ｔ　２０　
）を第３図と同様に接続して、２段構成としたものであ
る。Moreover, FIG. 4 shows another embodiment of the output circuit, in which the third and fourth FETs (The>(T 20
) are connected in the same manner as in FIG. 3 to form a two-stage configuration.

尚、上述の実施例においては、本発明を行ドライバのみ
に適用した場合について説明したが、列ドライバにも適
用できることは言うまでもない。In the above-described embodiments, the present invention is applied only to row drivers, but it goes without saying that it can also be applied to column drivers.

（ト）発明の効果 上述の如く本発明に依れば駆動回路における消費電力を
大巾に低減することができるため液晶ＴＶ等の画像表示
装置を小型化できる。(G) Effects of the Invention As described above, according to the present invention, the power consumption in the drive circuit can be significantly reduced, so that image display devices such as liquid crystal TVs can be downsized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における液晶表示装置の駆動
回路のブロック図、第２図は第１デコーダの具体的回路
図、第３図は出力回路の具体的回路図、第４図は出力回
路の他の実施例を示す図、第５図は従来の駆動回路を示
す図、第６図は行ドライバの要部波形図、第７図は列ド
ライバの要部波形図、第８図は従来の出力回路を示す図
である。 （１）・・・液晶パネル、（４）・・・同期制御回路、
（２）く５）・・・行ドライバ、（３）（６＞・・・列
ドライバ、（５２）（６３）−＝出力回路、（Ｔ　Ｉ７
　＞（Ｔ　＋ａ　）（Ｔ　ｔｏ　）（Ｔ　２０　）−第
１〜第４ＦＥＴ。FIG. 1 is a block diagram of a driving circuit for a liquid crystal display device according to an embodiment of the present invention, FIG. 2 is a specific circuit diagram of the first decoder, FIG. 3 is a specific circuit diagram of the output circuit, and FIG. 4 is a specific circuit diagram of the first decoder. A diagram showing another embodiment of the output circuit, FIG. 5 is a diagram showing a conventional drive circuit, FIG. 6 is a waveform diagram of the main part of the row driver, FIG. 7 is a waveform diagram of the main part of the column driver, and FIG. 1 is a diagram showing a conventional output circuit. (1)...Liquid crystal panel, (4)...Synchronization control circuit,
(2) 5)...Row driver, (3)(6>...Column driver, (52)(63)-=output circuit, (TI7)
>(T+a)(Tto)(T20)-first to fourth FETs.

Claims (1)

【特許請求の範囲】[Claims] （１）複数個の画素がマトリクス状に配置されたパネル
の各行及び若しくは各列を夫々所定周波数のクロックパ
ルスの周期で順次選択すべく前記クロックパルスに同期
して順位シフトするパルスを作成する回路とこのパルス
を増巾して前記パネルに出力する出力回路とを備える画
像表示装置の駆動回路において、前記出力回路を、前記
パルスが入力される第１電極と電源端子が接続される第
２電極と出力信号を出力する第３電極とを有する増巾用
ＦＥＴと、前記第３電極とアース間に接続された負荷回
路とで構成し、前記出力信号がハイレベルのとき前記出
力回路に電流が流れ、前記出力信号がローレベルのとき
前記出力回路に電流が流れないことを特徴とする画像表
示装置の駆動回路。(1) A circuit that generates a pulse that shifts the order in synchronization with a clock pulse in order to sequentially select each row and/or column of a panel in which a plurality of pixels are arranged in a matrix at the cycle of a clock pulse of a predetermined frequency. and an output circuit for amplifying the pulse and outputting it to the panel, wherein the output circuit is connected to a first electrode to which the pulse is input and a second electrode to which a power supply terminal is connected. and a third electrode that outputs an output signal, and a load circuit connected between the third electrode and ground, and when the output signal is at a high level, current flows to the output circuit. A drive circuit for an image display device, characterized in that no current flows through the output circuit when the output signal is at a low level.