JPS62271014A - Sorting device - Google Patents

Abstract

PURPOSE:To improve the parallel executing performance of sorting processes and to secure the fast sorting operations, by performing the data comparing/ replacing actions at plural pats in parallel with each other and repeating the actions to rearrange the results of said parallel executions. CONSTITUTION:N pieces of data to be sorted are supplied to N pieces of registers 1-O-1-N-1. The N-1 pieces of comparators 2-1-2-N-1 compare the data values of two adjacent registers with each other and control the replacement of data so that the smaller data value is set at the left side. When the replacement of data is through, the transfer of data are carried out simultaneously and in parallel with each other among all registers via a data transfer circuit 3 and the data are rearranged. In this case, the data are divided every four registers and the exchange of data is controlled by the comparators to obtain a data train where four pieces of data are arranged in the order of smaller values through rearrangement. Then the data are divided every eight registers and the exchange of data is controlled by the comparators to obtain a data train where the data are arranged. In such a way, a cycle containing double action steps is repeated to obtain a data train where all N pieces of data are arranged in the order of small values.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概　要〕 ソーティングを高速に実行する装置。Ｎ個の被処理デー
タのレジスタ、隣接データの大小により２レジスタ間の
データ相互交換を制御する比較器、及びそれらで部分的
にソートされた２組のデータを交互に配置するように並
べ変えるデータ転送手段を設け、比較、交換動作を複数
の部分で並行に実行し、その結果を並べ変える動作を反
復することによりソーティングが実行される。この構成
により、処理実行の並行度を高めることによる、高速ソ
ーティングができる。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Summary] A device that performs sorting at high speed. N registers of data to be processed, a comparator that controls data mutual exchange between two registers depending on the size of adjacent data, and data that rearranges two sets of partially sorted data using these so that they are arranged alternately. Sorting is performed by providing a transfer means, performing comparison and exchange operations in parallel on a plurality of parts, and repeating the operation of rearranging the results. This configuration enables high-speed sorting by increasing the parallelism of processing execution.

〔産業上の利用分野〕[Industrial application field]

本発明は、データのソーティングを実行する装置に関す
る。The present invention relates to an apparatus for performing data sorting.

複数のデータを、そのデータ値の大きさによって、増加
又は減少順に整列する処理は、ソート処理あるいはソー
ティング等と呼ばれ、データ処理の各種の面で必要にな
る。The process of arranging a plurality of pieces of data in increasing or decreasing order according to the size of the data values is called sorting or sorting, and is necessary in various aspects of data processing.

〔従来の技術〕[Conventional technology]

第４図はソーティング装置の一構成例を示すブロック図
である。FIG. 4 is a block diagram showing an example of the configuration of the sorting device.

図の３０ａ　、３０ｂ、３１ａ、３１ｂ、３２ａ、３２
ｂ等は、それぞれ１段、２段、４段等の先入先出型の行
列を構成するレジスタの対であり、３０ｃ、３１ｃ、３
２ｃ等は、入力側に接続するレジスタの各先頭のデータ
を比較して、例えば値の大きくない側の１データを次段
のレジスタの一方へ出力するように構成したソーティン
グ回路である。30a, 30b, 31a, 31b, 32a, 32 in the figure
30c, 31c, 3 are pairs of registers forming a first-in-first-out matrix of one stage, two stages, four stages, etc., respectively.
2c and the like are sorting circuits configured to compare the data at the beginning of each register connected to the input side and output, for example, one data on the side with a smaller value to one of the registers at the next stage.

入力回路３３は被処理データを順次受は入れて、レジス
タ３０ａ　、３０ｂに交互に分配する。The input circuit 33 sequentially receives the data to be processed and distributes it alternately to the registers 30a and 30b.

ソーティング回路３０ｃは、レジスタ３０ａ　、３０ｂ
のデータを比較し、例えば小さい方又は同一の場合はそ
の一方を、例えばレジスタ３１ａに出力し、次いで残っ
たデータをレジスタ３１ａに出力することにより、レジ
スタ３１ａ上に図の下から値の小さい順にデータがセッ
トされるようにする。The sorting circuit 30c includes registers 30a and 30b.
For example, by comparing the data of , outputting the smaller one or, if the same, one of them to the register 31a, and then outputting the remaining data to the register 31a, the values are displayed on the register 31a in descending order of the values from the bottom of the diagram. Make sure the data is set.

次にソーティング回路３０ｃは、後続してレジスタ３０
ａ　、３０ｂにセットされるデータを、前と同様に比較
して、レジスタ３１ｂへ出力し、このようにしてソーテ
ィング回路３０ｃは入力データを２個づつ小さい順にな
らべてレジスタ３１ａ　、３１ｂへ交互に出力する。Next, the sorting circuit 30c subsequently operates the register 30
The data set in a and 30b are compared as before and outputted to the register 31b, and in this way, the sorting circuit 30c sorts the input data two by two in descending order and outputs it alternately to the registers 31a and 31b. do.

ソーティング回路３１ｃは、レジスタ３１ａ　、３１ｂ
にセットされたデータの各先頭のデータについて、ソー
ティング回路３０ｃの場合と同様に比較してレジスタ３
２ａ又は３２ｂへ出力する処理により、レジスタ３１ａ
　、３１ｂにある４データを小さい順に先ずレジスタ３
２ａに出力し、次にレジスタ３１ａ　、３１ｂにセント
されるデータを小さい順にレジスタ３２ｂに出力する。The sorting circuit 31c includes registers 31a and 31b.
The first data of the data set in the register 3 is compared in the same manner as in the sorting circuit 30c.
By the process of outputting to 2a or 32b, register 31a
, 31b are stored in register 3 in descending order.
2a, and then outputs the data sent to registers 31a and 31b to register 32b in descending order.

このようにして各ソーティング回路３０ｃ　、３１ｃ、
３２ｃ等は入力側のレジスタの対に大きさの順に整列さ
れた２デ一タ列から、２倍の長さの整列されたデータ列
を構成し、このような構成のレジスタ対とソーティング
回路を直列に接続することによって所要の個数のデータ
のソーティングを行う装置を構成することができる。In this way, each sorting circuit 30c, 31c,
32c etc. constructs an arranged data string of twice the length from two data strings arranged in order of size in a pair of registers on the input side, and uses a register pair with such a configuration and a sorting circuit. By connecting them in series, it is possible to configure a device that sorts a required number of data.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前記の従来のソーティング装置の構成によれば、各ソー
トされた部分データ列から、２倍長のソートされたデー
タ列を生成する場合に、最大の場合には部分データ列の
全データについて逐次比較しなければならないので、直
列に処理時間が累積され、ソーティング処理の高速化が
難しいという問題がある。According to the configuration of the conventional sorting device described above, when generating a double-length sorted data string from each sorted partial data string, in the maximum case, successive comparison is performed for all data in the partial data string. As a result, processing time is accumulated in series, making it difficult to speed up the sorting process.

〔問題点を解決するための手段〕[Means for solving problems]

第１図は、本発明の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of the present invention.

図はソーティング装置の構成を示し、１−０．１−５．
１−２、〜ＬＨ−＋　は被処理データを保持するレジス
タ、２−１．２−ｚ、〜２−Ｎ−１　は比較器、３は所
定のレジスタ間のデータ転送回路、４は制御バスである
。The figure shows the configuration of the sorting device, 1-0.1-5.
1-2, ~LH-+ are registers that hold data to be processed, 2-1.2-z, ~2-N-1 are comparators, 3 is a data transfer circuit between predetermined registers, and 4 is a control bus. It is.

〔作　用〕[For production]

Ｎ個のレジスタ１−０．１−１．１−２．〜１−Ｎ−１
には、ソーティング対象のＮ個のデータが適当な手段で
入力されている。こ＼でＮは２の冨乗とする。N registers 1-0.1-1.1-2. ~1-N-1
, N pieces of data to be sorted are inputted by an appropriate means. Here, N is a power of 2.

Ｎ−１個の比較２Ｓ２−＋、２−ｚ、〜２−Ｎ−１　は
、各隣接する２レジスタのデータを比較するように接続
されているが、初めに１個置きの比較器２−、．２−：
ｌ、２−５、〜２−□３．２−Ｎ−１を有効化して比較
を実行し、例えばデータ値の小さい方が図の左側になる
ように、各２レジスタ間のデータ交換を制御する。N-1 comparators 2S2-+, 2-z, ~2-N-1 are connected to compare the data of two adjacent registers, but first every other comparator 2- ,．． 2-:
l, 2-5, ~2-□3.2-N-1 is enabled to perform a comparison and control the data exchange between each two registers, e.g., the one with the smaller data value is on the left side of the diagram. do.

データ交換が完了すると、データ転送回路３を経由して
、全レジスタ間のデータ転送を同時に並列に行って、デ
ータを並べ変える。When the data exchange is completed, data is transferred simultaneously between all registers in parallel via the data transfer circuit 3, and the data is rearranged.

データ並べ変えは、例えば左側半分のレジスタ１−０，
１−１、〜１−Ｎ７□１のデータと、右側のレジスタ１
−ｓ／ｚ〜１−Ｎ−１のデータとが、レジスタ１−０．
１−１．１−２、〜１−、４−＋上に交互に前と同じｊ
１刊序で交互に並ぶようにする。To rearrange the data, for example, registers 1-0 on the left half,
1-1, ~1-N7□1 data and register 1 on the right
-s/z to 1-N-1 data are stored in registers 1-0.
1-1.1-2, ~1-, 4-+ alternately the same j as before
Arrange them alternately in the first issue.

その結果、例えば４個のレジスタ１−０〜１−１のうち
のレジスタ１−０，１−２とレジスタ１−、．１−３に
それぞれ大小順に並べられたデータが配置されるように
なる。As a result, for example, among the four registers 1-0 to 1-1, registers 1-0, 1-2 and registers 1-, . Data arranged in descending order of magnitude is arranged in columns 1 to 3, respectively.

そこで、比較器２−、．２−２．２−３　、比較器２−
３．２−６．２−７のように、４レジスタごとに区切っ
た範囲の比較器を有効化して比較を実行し、前記と同様
に所要の２レジスタ間のデータ交換を制御する。この場
合、各４レジスタごとにおいて、１又は２回の比較によ
って、０〜３組のデータ交換が起こり、各４レジスタご
とにデータが小さい順に整列される。Therefore, comparators 2-, . 2-2.2-3, comparator 2-
As in 3.2-6.2-7, the comparators in the range divided into four registers are enabled to perform the comparison, and data exchange between the required two registers is controlled in the same way as above. In this case, in each of the four registers, 0 to 3 sets of data are exchanged by one or two comparisons, and the data in each of the four registers is arranged in descending order.

次に前記と同様に、データ転送回路３によるデータの並
べ変えを行った後、８レジスタごとに区切って比較器に
よりデータ交換を制御して、８個ごとに整列したデータ
を得る。Next, in the same manner as described above, after the data is rearranged by the data transfer circuit 3, data is divided into eight registers and data exchange is controlled by a comparator to obtain data arranged every eight registers.

このような２動作ステップからなるサイクルを繰り返す
ことにより、各サイクルごとに整列されるデータ列の長
さが２倍になり、最後にＮ個の全データにわたって小さ
い順に並べられたデータ列を得る。By repeating such a cycle consisting of two operation steps, the length of the data string arranged in each cycle is doubled, and finally a data string is obtained in which all N pieces of data are arranged in ascending order.

以上の構成により、ソーティング処理の並行実行度が高
められるので、ソーティング装置の処理速度を大幅に改
善することができる。With the above configuration, the degree of parallel execution of sorting processing can be increased, so that the processing speed of the sorting device can be significantly improved.

〔実施例〕〔Example〕

第２図は、第１図のレジスタｌ−０，１−１〜ＬＨ−＋
及び比較器２−、〜２−□１の実施例を示すブロック図
である。FIG. 2 shows registers l-0, 1-1 to LH-+ in FIG.
and a block diagram showing an example of comparators 2- and 2-□1.

図は１組のレジスタ１　（第１図の左端のレジスタを０
番としてｉ番目のレジスタＲ，とする）及び比較器２（
Ｃ８とする）の構成を両側のレジスタ（Ｒｔ−、及びＲ
ｔ−＋）と比較器（Ｃ，−、及びＣｔ、ｕとの関連を含
めて示す。The diagram shows one set of registers 1 (the leftmost register in Figure 1 is 0)
the i-th register R,) and the comparator 2 (
C8) is configured by registers on both sides (Rt- and R
t-+) and comparators (C, -, and Ct, u).

比較器Ｃ３はＲ１，レジスタ及びＲ１−１レジスタのレ
ジスタ部１４に保持するデータを、それぞれデータ線１
０及び１１により比較部１２へ人力して比較し、Ｒ，デ
ータがＲ４−１データより小さい場合に、制御線１３を
オンにして、Ｒ、レジスタのゲート１５及びＲ１−１レ
ジスタのゲート１６を制御することにより、両レジスタ
のデータを相互に交換するように制御する。The comparator C3 transfers the data held in the register section 14 of the R1 register and the R1-1 register to the data line 1, respectively.
When the R data is smaller than the R4-1 data, the control line 13 is turned on and the gate 15 of the R register and the gate 16 of the R1-1 register are manually compared using 0 and 11. By controlling the register, the data in both registers are controlled to be mutually exchanged.

又、すべての比較器２から制？Ｉ　′！ａ１３の出力信
号と同一の状態を示す信号が、信号線１９によって制御
バス４へ出力され、従って制御バス４がオン信号状態に
あることによって、何れかの比較器２でデータ交換制御
が実行されていることを表示する。Also, control from all comparators 2? I'! A signal indicating the same state as the output signal of a13 is output to the control bus 4 via the signal line 19, and therefore, when the control bus 4 is in the on signal state, data exchange control is executed in any of the comparators 2. display that the

この制御バス４の信号はすべてのレジスタｌのゲート１
７を制御■シて、データ交換動作が終了するまで、デー
タ転送回路３によるデータ並べ変えの実行を抑止する。This signal on control bus 4 applies to gate 1 of all registers l.
7 to suppress execution of data rearrangement by the data transfer circuit 3 until the data exchange operation is completed.

ゲート１８はデータ交換又は並べ変えによるレジスタ部
設定を制御するクロック信号を制御する。Gate 18 controls a clock signal that controls register section settings by data exchange or reordering.

比較器２の比較部１２は、制御部２０によって制御され
、制？１１線２１がオンの場合のみ比較動作を有効化さ
れる。The comparison section 12 of the comparator 2 is controlled by the control section 20, and is controlled by the control section 20. The comparison operation is enabled only when the 11 line 21 is on.

各比較器２の制御部２０は図示のようにｌｏｇｚＮビッ
トのシフトレジスタ２２を有し、その１ビツトの出力を
制御線２１に接続する。接続するビットは、図の右から
ｊ＋１番目のビットとし、ｊの値はＣ８比較器の場合に
、 ｉ＝に、２Ｊ　（但し、ｋは奇数） をンｍ足するように選ぶ。The control section 20 of each comparator 2 has a logzN bit shift register 22 as shown in the figure, and its 1-bit output is connected to the control line 21. The bit to be connected is the j+1th bit from the right in the figure, and the value of j is selected so that, in the case of a C8 comparator, 2J (k is an odd number) is added to i=m.

このようにして、全制御部２０のシフトレジスタ２２を
すべて０゛にリセットして動作を開始し、制ｔＢバス４
の信号がオフになるごとに信号線２３から１”信号を人
力して、シフトレジスタ２２をシフトさせる。その結果
、比較器２はｊ回目の動作サイクル以後制御線２１がオ
ン（信号“１゛）になり、比較動作が有効化される。In this way, all the shift registers 22 of all the control units 20 are reset to 0' to start operation, and the control tB bus 4
Each time the signal "1" is turned off, the shift register 22 is shifted by inputting a "1" signal from the signal line 23. As a result, the comparator 2 detects that the control line 21 is turned on (signal "1") after the jth operation cycle. ) and the comparison operation is enabled.

即ち、有効化される比較器は、第１サイクルではＣ＋　
：Ｃｉ：Ｃｓ：Ｃ７：Ｃ９：Ｃ＋　ｌ　：ｃｌ　ｓ：ｃ
ｌ　ｓ等のように１個置きの比較器であり、第２サイク
ルでは、Ｃ，、Ｃ２，Ｃ３：Ｃ，、ＣいＣ７；等のよう
に４個ごとに３個の比較器が有効化され、次はＣ，−Ｃ
，がすぺで有効化されてＣ＠が抜けた状態になるという
ように、順次前の２倍の範囲で連続する比較器が有効化
されるように制御することができる。That is, the enabled comparator is C+ in the first cycle.
:Ci:Cs:C7:C9:C+ l :cl s:c
l s, etc., and in the second cycle, every 4 comparators are enabled, such as C,,C2,C3:C,,CiC7;, etc. and then C, -C
, are all enabled and C@ is left out, so that successive comparators can be sequentially enabled within twice the previous range.

こ＼で、例えば第２サイクルとして、第１図の比較器２
−１，２−２．２−３のように、隣接する比較器が有効
化されても、この場合にもし隣接する比較器、例えば比
較器２−１と２−２が同時にデータ交換を要する状態を
検出すると、レジスタ１−０と１−１の間のデータ交換
と、レジスタ１−１と１−２の間のデータ交換が同時に
起こり、不確定な制御を生じることになる。しかし、並
べ変えによってレジスタ１−〇、１−１．１−２．１−
３にセットされている１個置きのデータ列が、それぞれ
大きさの順に整列されたデータ列であることから、その
ような状況が起こり得ないことは明らかである。Now, for example, in the second cycle, comparator 2 in FIG.
-1, 2-2. Even if adjacent comparators are enabled, such as 2-3, if in this case adjacent comparators, e.g. comparators 2-1 and 2-2, need to exchange data at the same time When a state is detected, data exchange between registers 1-0 and 1-1 and data exchange between registers 1-1 and 1-2 occur simultaneously, resulting in uncertain control. However, by rearranging registers 1-〇, 1-1.1-2.1-
Since every other data string set to 3 is a data string arranged in order of size, it is clear that such a situation cannot occur.

ある動作サイクルで、すべての比較器２のデータ交換制
御が終わることにより、制御バス４がオフになると、制
御バス４の信号でレジスタ１のゲート１７が開かれ、全
レジスタ間でデータ転送回路３を経由するデータの並べ
変えが行われる。When the control bus 4 is turned off by completing the data exchange control of all the comparators 2 in a certain operation cycle, the gate 17 of the register 1 is opened by the signal of the control bus 4, and the data transfer circuit 3 is transferred between all the registers. The data passing through is sorted.

この並べ変えにより、Ｒ０〜ＲＮ／□−１のデータ列と
、ＲＮ／Ｚ　−’　ＲＮ−１のデータ列が１つ置きに交
互に配置されるようにする。By this rearrangement, the data strings R0 to RN/□-1 and the data strings RN/Z-' RN-1 are arranged alternately every other column.

そのためにデータ転送回路３は、レジスタＲ５の出力を
レジスタＲイのゲート１７へ接続するものとして、 ｍ＝２ｉ　　ｍｏｄＮ−１（但しｉ＜Ｎ−１）ｍ＝ｉ　
　　　　　　（但し１＝Ｎ−１）とする。このようにす
ることにより、例えばＮ＝１６の場合について第３図に
示すような転送による、データの並べ変えが行われる。For this purpose, the data transfer circuit 3 connects the output of the register R5 to the gate 17 of the register R, and m=2i mod N-1 (where i<N-1) m=i
(However, 1=N-1). By doing this, data is rearranged by transfer as shown in FIG. 3, for example, in the case of N=16.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれば、従来
より並列実行度を高めて高速化したソーティング装置を
実現することができるという著しい工業的効果がある。As is clear from the above description, the present invention has a significant industrial effect in that it is possible to realize a sorting device that has a higher degree of parallel execution and is faster than the conventional sorting device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の構成を示すブロック図、第２図は本発
明の実施例を示すブロック図、第３図は、データ並べ変
えの説明図、 第４図は従来の一構成例ブロック図 である。 図において、 １．１−０〜Ｌ、４−＋　はレジスタ、２．２−、〜２
−Ｎ−１　は比較器、 ３はデータ転送回路、　４は制御バス、１２は比較部、
　　　　　　１４はレジスタ部、２０は制御部、　　　
　　２２はシフトレジスタ３０ａ　、３０ｂ〜３２ａ　
、３２ｂはレジスタ、３３は入力回路、 ３０ｃ〜３２ｃはソーティング回路 を示す。Fig. 1 is a block diagram showing the configuration of the present invention, Fig. 2 is a block diagram showing an embodiment of the invention, Fig. 3 is an explanatory diagram of data rearrangement, and Fig. 4 is a block diagram of a conventional configuration example. It is. In the figure, 1.1-0~L, 4-+ are registers, 2.2-, ~2
-N-1 is a comparator, 3 is a data transfer circuit, 4 is a control bus, 12 is a comparison unit,
14 is a register section, 20 is a control section,
22 are shift registers 30a, 30b to 32a
, 32b is a register, 33 is an input circuit, and 30c to 32c are sorting circuits.

Claims (1)

【特許請求の範囲】 Ｎ個のデータを、該データの値の大きさの順に整列する
に際し、 該データを保持し所定の順序に配列されたＮ個のレジス
タ（１−＿０〜１−＿Ｎ＿−＿１）、該レジスタの各隣
接する２レジスタに保持されるデータの値を比較し、 所定の比較結果により該２レジスタのデータを相互に交
換するＮ−１個の比較器（２−＿１〜２−＿Ｎ＿−＿１
）、及び、半数の該レジスタと他の半数の該レジスタと
のデータが同一の順序で交互に保持されるように並べ変
えて該レジスタに設定するデータ転送手段（３）を設け
、 前記該比較器の比較及びデータ交換動作を、所定のすべ
ての比較器について並行に実行し、該実行を該データ交
換が発生されなくなるまで反復する動作ステップと、 前記データ転送手段によるデータ並べ変えを実行する動
作ステップとを、交互に実行するように構成されている
ことを特徴とするソーティング装置。[Claims] When arranging N pieces of data in order of the value of the data, N registers (1-_0 to 1-_N_-) holding the data and arranged in a predetermined order are arranged. _1), N-1 comparators (2-_1 to 2 -_N_-_1
), and a data transfer means (3) for rearranging and setting data in half of the registers and the other half of the registers so that they are held alternately in the same order, and performing the comparison. an operation step of performing a comparator comparison and data exchange operation for all predetermined comparators in parallel, and repeating the execution until the data exchange no longer occurs; and an operation of performing data rearrangement by the data transfer means. A sorting device characterized in that the sorting device is configured to alternately execute the steps.