JPS62269995A - 表示装置 - Google Patents
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- JPS62269995A JPS62269995A JP62037995A JP3799587A JPS62269995A JP S62269995 A JPS62269995 A JP S62269995A JP 62037995 A JP62037995 A JP 62037995A JP 3799587 A JP3799587 A JP 3799587A JP S62269995 A JPS62269995 A JP S62269995A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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-
- G—PHYSICS
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- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、表示装置に係り、特にアクティブマトリクス
液晶ディスプレイの駆動に好適な表示装置に関するもの
である。
液晶ディスプレイの駆動に好適な表示装置に関するもの
である。
従来のアクティブマトリクス液晶ディスプレイの駆動法
として、１９８３年テレビジョン学会全学会台資料ｐ１
２１〜ｐ１２２に記載のように、表示部の薄膜トランジ
スタ（以下ＴＰＴ素子と称す）の各ゲート電極を駆動す
る走査配線（水平側配線）に対しては、一定のパルス幅
の矩形波を走査電圧とじて一ライン毎に順次遅らせて印
加し、ＴＰＴ素子のゲート電極を駆動する信号配線（垂
直側配線）に対しては、走査配線に印加する走査電圧の
タイミングに同期し、表示部の表示情報に対応した信号
電圧を印加している。
として、１９８３年テレビジョン学会全学会台資料ｐ１
２１〜ｐ１２２に記載のように、表示部の薄膜トランジ
スタ（以下ＴＰＴ素子と称す）の各ゲート電極を駆動す
る走査配線（水平側配線）に対しては、一定のパルス幅
の矩形波を走査電圧とじて一ライン毎に順次遅らせて印
加し、ＴＰＴ素子のゲート電極を駆動する信号配線（垂
直側配線）に対しては、走査配線に印加する走査電圧の
タイミングに同期し、表示部の表示情報に対応した信号
電圧を印加している。
走査電圧と信号電圧とを表示部のＴＰＴ素子に印加する
タイミングとしては、線順次走査法（ｌｉｎｅａｔ ａ
ｔｉｍｅ）と点順次走査法で異なるが、いずれの走査
法でも、表示部のＴＰＴ素子のゲート電極に印加される
走査電圧の立上り時間ｔｒ及び立下り時間ｔｚが十分に
小さく、波形歪みが無視できる程度のものであるとして
いる。
タイミングとしては、線順次走査法（ｌｉｎｅａｔ ａ
ｔｉｍｅ）と点順次走査法で異なるが、いずれの走査
法でも、表示部のＴＰＴ素子のゲート電極に印加される
走査電圧の立上り時間ｔｒ及び立下り時間ｔｚが十分に
小さく、波形歪みが無視できる程度のものであるとして
いる。
しかしながら、特に走査配線として抵抗値の大きな材料
を使用した場合、また表示部の面積が増大し、配線長が
長くなった場合には、走査電圧供給端が遠い側では走査
電圧の立上り時間ｔｒ、立下り時間ｔｔとも長くなり、
波形歪みが生じてくる。従ってこの波形歪みは走査配線
において、走査電圧供給端から離れた画素ほど大きくな
る。
を使用した場合、また表示部の面積が増大し、配線長が
長くなった場合には、走査電圧供給端が遠い側では走査
電圧の立上り時間ｔｒ、立下り時間ｔｔとも長くなり、
波形歪みが生じてくる。従ってこの波形歪みは走査配線
において、走査電圧供給端から離れた画素ほど大きくな
る。
この波形歪みのために、ＴＰＴ素子のゲート電極に印加
される電圧が各画素毎に異なってくる現象、及び波形歪
みのために走査電圧と信号電圧とのパルスのタイミング
がずれてくる現象が発生する。このため、表示状態の不
均一による表示品質の低下の原因となったり、表示情報
の誤りの原因となる。
される電圧が各画素毎に異なってくる現象、及び波形歪
みのために走査電圧と信号電圧とのパルスのタイミング
がずれてくる現象が発生する。このため、表示状態の不
均一による表示品質の低下の原因となったり、表示情報
の誤りの原因となる。
上記のような点に対して、従来の表示装置では波形歪、
タイミングずれの点について配慮されておらず、表示品
質の低下２表示情報の誤り等の問題が発生した。
タイミングずれの点について配慮されておらず、表示品
質の低下２表示情報の誤り等の問題が発生した。
本発明の目的は走査電圧波形歪みが生じた場合でも良好
な表示特性が実現できる表示装置を提供することにある
。
な表示特性が実現できる表示装置を提供することにある
。
上記目的は、走査電圧と信号電圧とのタイミング及びま
たは電圧レベルを最適化することにより。
たは電圧レベルを最適化することにより。
達成される。
即ち、本発明に係る表示装置は、所定の信号電極に印加
される印加電圧の印加時間を、所定の信号電極より相対
的に走査電圧入力端に近い他の所定の信号電極に印加さ
れる印加電圧の印加時間より、相対的に遅くする信号遅
延手段、を具備するものである。
される印加電圧の印加時間を、所定の信号電極より相対
的に走査電圧入力端に近い他の所定の信号電極に印加さ
れる印加電圧の印加時間より、相対的に遅くする信号遅
延手段、を具備するものである。
［実施例〕
以下、線順次走査を用いた場合の本発明の第１の実施例
を第１図により説明する。表示部１はＴＰＴ素子よりな
るトランジスタ回路２衷示体である液晶等により構成さ
れる。走査側駆動回路４は、表示部１のＴＰＴ素子の各
ゲート電極と結線した走査電極である走査配線２に走査
電圧を印加するためのものである。信号配線３は走査配
線２に交叉し、ＴＰＴ素子の各ドレイン電極と結線され
た信号電極である。信号側駆動回路５は表示データ入力
線９から入力した表示データを走査電圧に対応しい表示
部に印加する信号電圧に変換するためのものである。変
換回路７は、信号側駆動回路５の出力線６の信号電圧の
信号配線への供給タイミングまたはその信号電圧の大き
さを変えるものである。タイミング発生回路８は、変換
回路７が信号電圧を出力するタイミングを与えるための
ものである。変換回路７．タイミング発生回路８によっ
て信号遅延手段が構成される。
を第１図により説明する。表示部１はＴＰＴ素子よりな
るトランジスタ回路２衷示体である液晶等により構成さ
れる。走査側駆動回路４は、表示部１のＴＰＴ素子の各
ゲート電極と結線した走査電極である走査配線２に走査
電圧を印加するためのものである。信号配線３は走査配
線２に交叉し、ＴＰＴ素子の各ドレイン電極と結線され
た信号電極である。信号側駆動回路５は表示データ入力
線９から入力した表示データを走査電圧に対応しい表示
部に印加する信号電圧に変換するためのものである。変
換回路７は、信号側駆動回路５の出力線６の信号電圧の
信号配線への供給タイミングまたはその信号電圧の大き
さを変えるものである。タイミング発生回路８は、変換
回路７が信号電圧を出力するタイミングを与えるための
ものである。変換回路７．タイミング発生回路８によっ
て信号遅延手段が構成される。
第１図では、走査配線と信号配線との交点に夫夫設けら
れる透明な第１の電極、及び第１の電極に対向する部分
に少なくとも設けられる第２の電極（通常は第１の透明
電極の全部を対向する単一の共通電極として設けられる
）、及び第１の電極と第２６電極との間に封入される液
晶は省略されている。なお、第２の電極は通常は透明で
あるが、反射形液晶では透明でなくてもよい。Ｔ Ｐ
Ｔ素子は、走査電圧によって、そのオン、オフが制御さ
れ、ＴＰＴ素子がオン状態のときに信号電圧を第１の電
極に印加し、オフ状態のときに第１の’）ｌ！極の電圧
を保持することにより液晶を駆動する。
れる透明な第１の電極、及び第１の電極に対向する部分
に少なくとも設けられる第２の電極（通常は第１の透明
電極の全部を対向する単一の共通電極として設けられる
）、及び第１の電極と第２６電極との間に封入される液
晶は省略されている。なお、第２の電極は通常は透明で
あるが、反射形液晶では透明でなくてもよい。Ｔ Ｐ
Ｔ素子は、走査電圧によって、そのオン、オフが制御さ
れ、ＴＰＴ素子がオン状態のときに信号電圧を第１の電
極に印加し、オフ状態のときに第１の’）ｌ！極の電圧
を保持することにより液晶を駆動する。
また、走査側駆動回路４．信号側駆動回路５゜電圧タイ
ミング変換回路７．タイミング発生回路８の総て、また
は一部をＴＰＴ素子等と共にガラス基板上に薄膜トラン
ジスタで形成することも本発明の概念に含まれるもので
ある。
ミング変換回路７．タイミング発生回路８の総て、また
は一部をＴＰＴ素子等と共にガラス基板上に薄膜トラン
ジスタで形成することも本発明の概念に含まれるもので
ある。
ここでまず、走査配線２に印加される電圧波形について
説明する。第２図は表示部の走査配線２の一ライン分を
示す。走査配線２に対し各画素のＴＰＴ素子１０のゲー
ト電極が接続され、走査配置２に交叉したそれぞれの信
号配Ａｌｔ３に対し各ＴＰＴ素子のドレイン電極が接続
されている。この回路を電気的等価回路で示すと、第３
図のように、抵抗１１と容量１２とで表現できる。抵抗
１１は走査配線の抵抗であり、配線を構成する材料、配
線幅、配線長、配線の厚さ等の配線形状により値が決ま
るものであり、容量１２は走査配線に付いているＴＰＴ
素子のゲート電極容量、二層配線における配線間容量、
液晶を介した対向電極との容量、あるいは走査配線に対
する浮遊容量などを総合した容量である。第３図の回路
の上側に示すように立上り時間し７．立下り時間ｔｆが
短く、矩形波に近い走査パルスを印加しても、前述の抵
抗と容量のために走査電圧入力端から離れた右方の画素
では立上がり時間ｔ、と立下り時間ｔ１ とが長くなり
、波形が歪んでくる。
説明する。第２図は表示部の走査配線２の一ライン分を
示す。走査配線２に対し各画素のＴＰＴ素子１０のゲー
ト電極が接続され、走査配置２に交叉したそれぞれの信
号配Ａｌｔ３に対し各ＴＰＴ素子のドレイン電極が接続
されている。この回路を電気的等価回路で示すと、第３
図のように、抵抗１１と容量１２とで表現できる。抵抗
１１は走査配線の抵抗であり、配線を構成する材料、配
線幅、配線長、配線の厚さ等の配線形状により値が決ま
るものであり、容量１２は走査配線に付いているＴＰＴ
素子のゲート電極容量、二層配線における配線間容量、
液晶を介した対向電極との容量、あるいは走査配線に対
する浮遊容量などを総合した容量である。第３図の回路
の上側に示すように立上り時間し７．立下り時間ｔｆが
短く、矩形波に近い走査パルスを印加しても、前述の抵
抗と容量のために走査電圧入力端から離れた右方の画素
では立上がり時間ｔ、と立下り時間ｔ１ とが長くなり
、波形が歪んでくる。
第４図は、走査配線に印加した走査電圧波形が、配線を
伝達して行く場合に波形が歪んでゆく様子を示したもの
である。入力走査電圧は時刻１．で立上り、時刻ｔ２で
立下る波形であり、立上り時間ｔ、と立下り時間ｔ１は
十分に速く、はぼ矩形波に近い形状である。この波形が
走査配線を伝達するに従って、立上り時間ｔｒ と立下
り時間ｔ１が長くなってくる。ここでＴＰＴ素子のしき
い値電圧Ｖ Ｌ ｈ以上で、ＴＰＴ素子がオン状態とな
るものとすると、オン状態の期間が遅くなり、遅延時間
ｔｄｚ、ｔｄｚが発生する。ここで、時間ｔ１゜ｔｚの
間で信号電圧を印加して表示を行う場合を考えると、走
査電圧の入力端に近い部分では正常に電圧が印加される
が、同じ時間に入力端から離れた画素に信号電圧を印加
すると、走査波形歪みのため、立上り時には、時刻ｔ１
から遅延時間ｔｄ１が経過した後ＴＰＴ素子がオン状態
となり、また立下り時には時刻ｔ２から遅延時間ｔｄｚ
が経過した後ＴＰＴ素子がオフ状態となる。
伝達して行く場合に波形が歪んでゆく様子を示したもの
である。入力走査電圧は時刻１．で立上り、時刻ｔ２で
立下る波形であり、立上り時間ｔ、と立下り時間ｔ１は
十分に速く、はぼ矩形波に近い形状である。この波形が
走査配線を伝達するに従って、立上り時間ｔｒ と立下
り時間ｔ１が長くなってくる。ここでＴＰＴ素子のしき
い値電圧Ｖ Ｌ ｈ以上で、ＴＰＴ素子がオン状態とな
るものとすると、オン状態の期間が遅くなり、遅延時間
ｔｄｚ、ｔｄｚが発生する。ここで、時間ｔ１゜ｔｚの
間で信号電圧を印加して表示を行う場合を考えると、走
査電圧の入力端に近い部分では正常に電圧が印加される
が、同じ時間に入力端から離れた画素に信号電圧を印加
すると、走査波形歪みのため、立上り時には、時刻ｔ１
から遅延時間ｔｄ１が経過した後ＴＰＴ素子がオン状態
となり、また立下り時には時刻ｔ２から遅延時間ｔｄｚ
が経過した後ＴＰＴ素子がオフ状態となる。
線順次走査法では、走査電圧の印加期間中、全信号配線
に一勢に信号電圧が印加される。しかも、各液晶に対応
するＴＰＴ素子がオン状態からオフ状態にする直前の液
晶セルの電極間電圧が、次回のフレーム中の対応ＴＰＴ
素子がオン状態になるまでホールドされ、ＴＰＴ素子が
オン状態になる毎に液晶セルの電極間電圧は更新される
。従って、各液晶セルに印加される電圧は、対応するＴ
ＰＴ素子がオンからオフになる直前の電極間電圧に依存
する。それ故、上記の様に走査電圧に波形歪みが存在す
ると、ＴＰＴ素子が時刻し２を経過してもオフ状態にな
らず１次の行の信号電圧の印加が開始されてもオン状態
が持続される現象を生ずる。
に一勢に信号電圧が印加される。しかも、各液晶に対応
するＴＰＴ素子がオン状態からオフ状態にする直前の液
晶セルの電極間電圧が、次回のフレーム中の対応ＴＰＴ
素子がオン状態になるまでホールドされ、ＴＰＴ素子が
オン状態になる毎に液晶セルの電極間電圧は更新される
。従って、各液晶セルに印加される電圧は、対応するＴ
ＰＴ素子がオンからオフになる直前の電極間電圧に依存
する。それ故、上記の様に走査電圧に波形歪みが存在す
ると、ＴＰＴ素子が時刻し２を経過してもオフ状態にな
らず１次の行の信号電圧の印加が開始されてもオン状態
が持続される現象を生ずる。
このため、その様な現象が生じた液晶は、次の行に表示
されるべき信号が次のフレームまでホールドされてしま
い、波形歪みの影響を受けた部分と受けなかった部分と
で表示が−ライン分ずれた状態となる。
されるべき信号が次のフレームまでホールドされてしま
い、波形歪みの影響を受けた部分と受けなかった部分と
で表示が−ライン分ずれた状態となる。
点順次走査の場合は、走査配線に走査電極が印加されて
いる期間中に信号配線に順次に信号電圧が印加されてゆ
くので、各信号配線への信号電圧の印加の順序を走査電
圧入力端に近い側から遠い方に移してゆけば、上述の様
な波形歪みが生じても一般には問題は生じないが、°特
に遅延時間が大きくなり、走査電圧印加期間を越える遅
延を生ずると、線順次走査と同様な問題を生ずる。
いる期間中に信号配線に順次に信号電圧が印加されてゆ
くので、各信号配線への信号電圧の印加の順序を走査電
圧入力端に近い側から遠い方に移してゆけば、上述の様
な波形歪みが生じても一般には問題は生じないが、°特
に遅延時間が大きくなり、走査電圧印加期間を越える遅
延を生ずると、線順次走査と同様な問題を生ずる。
この状態を改善するため、第１図に示した第１の実施例
では信号ライン３を複数本−組とし、信号側駆動回路５
からの出力を複数の電圧・タイミング変換回路７により
、表示部１に印加する時間を走査電圧の遅延に合わせて
出力するものである。
では信号ライン３を複数本−組とし、信号側駆動回路５
からの出力を複数の電圧・タイミング変換回路７により
、表示部１に印加する時間を走査電圧の遅延に合わせて
出力するものである。
第５図は、第１図における各部の波形を示している。各
走査配線上の走査電圧Ｖ ｘｌ、 ＶＸＬｒ・・・Ｖ
ｘ ｎは１フレ一ム期間Ｔｔ内に０本の走査配線を選択
（走査）する波形であり、１本の走査配線を選択する期
間Ｔ ｔ ＝ Ｔ ｉ ／ ｎである。ここで、例えば
、ｎ＝４００本、Ｔｚ＝６０ＨｚとするとＴ８＝４１μ
ｓｅｃ となる。
走査配線上の走査電圧Ｖ ｘｌ、 ＶＸＬｒ・・・Ｖ
ｘ ｎは１フレ一ム期間Ｔｔ内に０本の走査配線を選択
（走査）する波形であり、１本の走査配線を選択する期
間Ｔ ｔ ＝ Ｔ ｉ ／ ｎである。ここで、例えば
、ｎ＝４００本、Ｔｚ＝６０ＨｚとするとＴ８＝４１μ
ｓｅｃ となる。
信号側駆動回路５の入力端に接続された表示データ入力
線上の信号Ｖ ａ ａ ｔ ａは、デジタル信号でもア
ナログ信号でもよい。デジタル信号のときは、信号側駆
動回路５は、シフトレジスタとラッチ回路とを組み合せ
た構成にし、また、アナログ信号のときは、サンプルホ
ールド回路とアナログメモリとの組み合せで構成するこ
とができる。信号側駆動回路５は、この様な構成にする
ことにより、直列形式の表示データ信号Ｖａａｔａを並
列形式の信号電圧Ｖｓｉｉｔ＋・・・Ｖｓｓｔｍに変換
する。
線上の信号Ｖ ａ ａ ｔ ａは、デジタル信号でもア
ナログ信号でもよい。デジタル信号のときは、信号側駆
動回路５は、シフトレジスタとラッチ回路とを組み合せ
た構成にし、また、アナログ信号のときは、サンプルホ
ールド回路とアナログメモリとの組み合せで構成するこ
とができる。信号側駆動回路５は、この様な構成にする
ことにより、直列形式の表示データ信号Ｖａａｔａを並
列形式の信号電圧Ｖｓｉｉｔ＋・・・Ｖｓｓｔｍに変換
する。
変換回路７では、液晶に交流電圧が印加されるようにす
るため、信号電圧Ｖ ｓ ｒ ｇ １ ｙ・・・Ｖ３１
０の極性を１フレーム毎に反転させると共に、各画素の
位置における走査電圧の遅延に従って各信号電圧を所定
の遅延をもって走査配線に供給する。各変換回路の遅延
時間は、タイミング発生回路８からタイミングパルスＶ
ｔ ｇ １１・・・Ｖｔｒｂのタイミングにみて決定
される。このタイミング発生回路８は後で詳述する。
るため、信号電圧Ｖ ｓ ｒ ｇ １ ｙ・・・Ｖ３１
０の極性を１フレーム毎に反転させると共に、各画素の
位置における走査電圧の遅延に従って各信号電圧を所定
の遅延をもって走査配線に供給する。各変換回路の遅延
時間は、タイミング発生回路８からタイミングパルスＶ
ｔ ｇ １１・・・Ｖｔｒｂのタイミングにみて決定
される。このタイミング発生回路８は後で詳述する。
各信号配線上には変換回路７から各走査期間毎に順次に
信号電圧ＶＹｌ＃・・・Ｖ ｖ ＋ａが継続的に供給さ
れる。一方、各液晶セルには一フレームの期間同一信号
Ｖｔ、ｅｘｅ・・・Ｖ ＬＣＩＩがホールドされ一フレ
ーム期間経過毎に表示データが更新されると共に極性反
転される。
信号電圧ＶＹｌ＃・・・Ｖ ｖ ＋ａが継続的に供給さ
れる。一方、各液晶セルには一フレームの期間同一信号
Ｖｔ、ｅｘｅ・・・Ｖ ＬＣＩＩがホールドされ一フレ
ーム期間経過毎に表示データが更新されると共に極性反
転される。
各変換回路７の出力のタイミングについて、第６図を用
いて説明する。一本の走査配線に接続された画素Ｐｉ＋
Ｐ２＋ Ｐ３＋””＋ ｐＨ−１ｔ Ｐ論のゲート電
極に印加される走査電圧は、前述の原因により走査電圧
入力端が遠ざかるに従って波形歪が生ずる。ＴＰＴ素子
は、そのしきい値電圧Ｖｔｈ以上でオン状態となり液晶
層に信号配線から信号電圧が印加される。従って、ＴＰ
Ｔがオン状態のときに合わせて信号電圧を印加すれば、
良好な表示が実現できるが、走査電圧の波形歪により、
ＴＰＴのオン状態が遅れたときはその遅れ分だけ、信号
電圧を印加するタイミングを遅延すれば良い。さらに、
その行のＴＰＴ素子がオフ状態となったときに次の行の
信号電圧が印加されるようにする必要があるので、注目
している行のＴＰＴ素子がオフ状態になるタイミングに
合わせて５次の行の信号電圧を印加する。この場合には
、第６図の画素ｐ、の期間Ｔｐにおいて、注目している
行の一行前の電圧が一時液晶層に印加されるが、Ｔ、の
期間において正規の電圧が印加され、表示が正常に印加
され問題は生じない。従って、ＴＰＴ素子のオン期間は
走査電圧の遅延が大きくなるに従って大きくなる傾向に
あるので、信号電圧の印加期間Ｔ、を一定にしておけば
、信号電圧の遅延タイミングを容易にとることができる
。
いて説明する。一本の走査配線に接続された画素Ｐｉ＋
Ｐ２＋ Ｐ３＋””＋ ｐＨ−１ｔ Ｐ論のゲート電
極に印加される走査電圧は、前述の原因により走査電圧
入力端が遠ざかるに従って波形歪が生ずる。ＴＰＴ素子
は、そのしきい値電圧Ｖｔｈ以上でオン状態となり液晶
層に信号配線から信号電圧が印加される。従って、ＴＰ
Ｔがオン状態のときに合わせて信号電圧を印加すれば、
良好な表示が実現できるが、走査電圧の波形歪により、
ＴＰＴのオン状態が遅れたときはその遅れ分だけ、信号
電圧を印加するタイミングを遅延すれば良い。さらに、
その行のＴＰＴ素子がオフ状態となったときに次の行の
信号電圧が印加されるようにする必要があるので、注目
している行のＴＰＴ素子がオフ状態になるタイミングに
合わせて５次の行の信号電圧を印加する。この場合には
、第６図の画素ｐ、の期間Ｔｐにおいて、注目している
行の一行前の電圧が一時液晶層に印加されるが、Ｔ、の
期間において正規の電圧が印加され、表示が正常に印加
され問題は生じない。従って、ＴＰＴ素子のオン期間は
走査電圧の遅延が大きくなるに従って大きくなる傾向に
あるので、信号電圧の印加期間Ｔ、を一定にしておけば
、信号電圧の遅延タイミングを容易にとることができる
。
以上述べた第１の実施例では、走査電圧に波形歪みが生
じても、信号電圧は各列毎に最適な状態で印加すること
が可能であるため、表示特性の不均一性の低減、他の行
の情報を表示するような誤表示の問題を解決することが
可能となる。
じても、信号電圧は各列毎に最適な状態で印加すること
が可能であるため、表示特性の不均一性の低減、他の行
の情報を表示するような誤表示の問題を解決することが
可能となる。
第７図はタイミング発生回路８の具体的な回路構成の一
例である。これは公知のワンショッ１一のパルス発生回
路８１を用いて、外付けの容量Ｃｔｘと抵抗Ｒ１Ｘとの
値を経験に基づき人倫的に調節することにより、出力パ
ルス幅を変える。このパルスは単安定マルチバイブレー
タ８２により、そのパルスの立下り１に同期して５所定
パルス幅のタイミングパルスＶ ｔ ｓ １１・・・Ｖ
ｔｇ４を発生する。変換回路７はこのタイミングパルス
の遅延時間ｔｄｔ＋ｔ ｄｚ、 ｔ ｄａだけ信号電圧
を長延させて信号配線に供給する。
例である。これは公知のワンショッ１一のパルス発生回
路８１を用いて、外付けの容量Ｃｔｘと抵抗Ｒ１Ｘとの
値を経験に基づき人倫的に調節することにより、出力パ
ルス幅を変える。このパルスは単安定マルチバイブレー
タ８２により、そのパルスの立下り１に同期して５所定
パルス幅のタイミングパルスＶ ｔ ｓ １１・・・Ｖ
ｔｇ４を発生する。変換回路７はこのタイミングパルス
の遅延時間ｔｄｔ＋ｔ ｄｚ、 ｔ ｄａだけ信号電圧
を長延させて信号配線に供給する。
第８図はメモリーにあらかじめ遅延のデータを入力して
おき、カウンタ回路よりパルス列出力ＶＯを出力し、遅
延時間ｔｄｔ、 ｔｄｚ、 ｔｄ３を得る構成であ
る。この構成によると遅延時間はソフトウェアにより設
定できるため調整が容易になるという利点がある。
おき、カウンタ回路よりパルス列出力ＶＯを出力し、遅
延時間ｔｄｔ、 ｔｄｚ、 ｔｄ３を得る構成であ
る。この構成によると遅延時間はソフトウェアにより設
定できるため調整が容易になるという利点がある。
第９図は表示部の配線と同じ定数を持つ抵抗Ｒと容ｆｉ
ｌ−Ｃの回路を別途作成し、この回路に走査電圧と等し
い周期の入力電圧Ｖ、、、を印加し、各段の出力を増幅
回路Ｂ １ ｒ Ｂ Ｚ Ｉ Ｂ ３・・・で増幅し、
信号電圧印加のタイミング遅延に用いた例である。増幅
回路Ｂｌ、ＢＺ・・・は波形の増幅と整形をするもので
ある。抵抗Ｒと容量Ｃとは表示部の配線の値に対して比
例させてスケーリングして決定しても良い、この構造を
表示部の走査配線と同じ製造工程で製作することにより
、製造プロセスの差異等により抵抗Ｒや容量Ｃが変化し
ても、信号電圧印加の遅延のタイミングが実質的に等し
くなるように設定できるという利点がある。
ｌ−Ｃの回路を別途作成し、この回路に走査電圧と等し
い周期の入力電圧Ｖ、、、を印加し、各段の出力を増幅
回路Ｂ １ ｒ Ｂ Ｚ Ｉ Ｂ ３・・・で増幅し、
信号電圧印加のタイミング遅延に用いた例である。増幅
回路Ｂｌ、ＢＺ・・・は波形の増幅と整形をするもので
ある。抵抗Ｒと容量Ｃとは表示部の配線の値に対して比
例させてスケーリングして決定しても良い、この構造を
表示部の走査配線と同じ製造工程で製作することにより
、製造プロセスの差異等により抵抗Ｒや容量Ｃが変化し
ても、信号電圧印加の遅延のタイミングが実質的に等し
くなるように設定できるという利点がある。
第１０＠の実施例は、第１図の実施例の変形例を示した
構成である。第１図の実施例では、電圧・タイミング変
換回路を信号線を複数本まとめ、全信号線を複数のブロ
ックに分割しているが、第１０図ではこれを１つの回路
としている。すなわち、表示部全体で波形歪みが小さい
場合には、電圧・タイミング変換回路７の出力の遅延タ
イミングを最も波形歪みの大きい画素の遅延時間に合わ
せるようにしている。この方法では、従来の線順次走査
用の駆動回路において、走査電圧のタイミングに対し、
信号電圧の出力のタイミングを遅延するだけで済むため
、回路構成を大幅に変更することなしに、実現できる。
構成である。第１図の実施例では、電圧・タイミング変
換回路を信号線を複数本まとめ、全信号線を複数のブロ
ックに分割しているが、第１０図ではこれを１つの回路
としている。すなわち、表示部全体で波形歪みが小さい
場合には、電圧・タイミング変換回路７の出力の遅延タ
イミングを最も波形歪みの大きい画素の遅延時間に合わ
せるようにしている。この方法では、従来の線順次走査
用の駆動回路において、走査電圧のタイミングに対し、
信号電圧の出力のタイミングを遅延するだけで済むため
、回路構成を大幅に変更することなしに、実現できる。
第１１図は信号側回路の出力を遅延させるかわりに走査
側回路の走査電圧を全体的に早めるようにした構成であ
る。この場合、回路８は走査回路４の出力のタイミング
を早めるように電圧を印加する。走査電圧と信号電圧と
の印加のタイミングが相対的に差が生じれば同じ効果が
得られるため、走査電圧の位相を早めることが簡単な場
合は、この構成の方が効果が大きい。
側回路の走査電圧を全体的に早めるようにした構成であ
る。この場合、回路８は走査回路４の出力のタイミング
を早めるように電圧を印加する。走査電圧と信号電圧と
の印加のタイミングが相対的に差が生じれば同じ効果が
得られるため、走査電圧の位相を早めることが簡単な場
合は、この構成の方が効果が大きい。
第１２図は第１図の実施例の変形例である。電圧・タイ
ミング変換回路７に対し、利得設定信号の入力用の電圧
入力端子１９を設け、信号電圧のレベルを各回路毎に調
整するようにしたものである。これにより、走査電圧の
波形の歪が生じ、走査電圧の電圧値が走査電圧入力端が
遠い画素ほど小さくなるので、信号電圧が充分に充電さ
れずにホールドされることがあるのでこれを補償するた
めにＴＰＴ素子のドレイン電圧を大きくすることにより
、表示特性を均一にすることができる。
ミング変換回路７に対し、利得設定信号の入力用の電圧
入力端子１９を設け、信号電圧のレベルを各回路毎に調
整するようにしたものである。これにより、走査電圧の
波形の歪が生じ、走査電圧の電圧値が走査電圧入力端が
遠い画素ほど小さくなるので、信号電圧が充分に充電さ
れずにホールドされることがあるのでこれを補償するた
めにＴＰＴ素子のドレイン電圧を大きくすることにより
、表示特性を均一にすることができる。
第１３図は走査配線における波形歪の影響により、表示
データがずれる現象を回避する方法である。すなわち、
波形歪が発生し、特に波形の立下り時間が長くなること
に対し、各走査配線の印加時間ＴΩ１． ＴＱｚ、 Ｔ
ｆｌｓ・・・のうち、走査電圧の印加されない休止期間
Δｔを設けたものである。
データがずれる現象を回避する方法である。すなわち、
波形歪が発生し、特に波形の立下り時間が長くなること
に対し、各走査配線の印加時間ＴΩ１． ＴＱｚ、 Ｔ
ｆｌｓ・・・のうち、走査電圧の印加されない休止期間
Δｔを設けたものである。
この休止期間は走査電圧の最大遅延時間に相当する期間
である。これにより、波形の立下り時間が長くなっても
、次の行の信号電圧との重なりをなくすことができ、表
示データがずれる現象を回避することができる。
である。これにより、波形の立下り時間が長くなっても
、次の行の信号電圧との重なりをなくすことができ、表
示データがずれる現象を回避することができる。
本発明によれば、走査電圧の波形歪みが生じても、波形
歪みに合わせて、タイミングを調整して信号電圧が印加
できるため、良好な表示品質を有する大画面の表示装置
が実現できるという効果がある。
歪みに合わせて、タイミングを調整して信号電圧が印加
できるため、良好な表示品質を有する大画面の表示装置
が実現できるという効果がある。
第１図は、本発明の一実施例を示すブロック図。
第２図は、一つの走査配線の回路構成を示す図。
第３図は、その一つの走査配線の等価回路を示す図。
第４図は、走査電圧の波形が歪む様子を説明するための
波形図。 第５図は、第１図における主要部の波形図。 第６図は、走査電圧の波形歪みと信号電圧の供給タイミ
ングとの関係を説明するための図。 第７図は、第１図のタイミング発生回路の詳細を示すブ
ロック図。 第８図は、同回路の他の実施例を示す図。 第９図は、同回路の更に他の実施例を示す図。 第１０図、第１１図及び第１２図は、それぞれ本発明の
他の実施例を示す図。 第１３図は、本発明の更に他の実施例についての説明図
。 ２・・・走査配線、３・・・信号配線、４・・・走査側
駆動回ｑ−一一倚号テ５ダム〃球 ノＯ ＃３区 第４図 羊７ ロ 第８０ 第９口 某１０口 第１１０
波形図。 第５図は、第１図における主要部の波形図。 第６図は、走査電圧の波形歪みと信号電圧の供給タイミ
ングとの関係を説明するための図。 第７図は、第１図のタイミング発生回路の詳細を示すブ
ロック図。 第８図は、同回路の他の実施例を示す図。 第９図は、同回路の更に他の実施例を示す図。 第１０図、第１１図及び第１２図は、それぞれ本発明の
他の実施例を示す図。 第１３図は、本発明の更に他の実施例についての説明図
。 ２・・・走査配線、３・・・信号配線、４・・・走査側
駆動回ｑ−一一倚号テ５ダム〃球 ノＯ ＃３区 第４図 羊７ ロ 第８０ 第９口 某１０口 第１１０
Claims (1)
- 【特許請求の範囲】 １、複数の走査電極、 該走査電極に交差して複数の信号電極、 該複数の走査電極と該複数の信号電極との交差部分にそ
れぞれ設けられた複数の表示素子、前記複数の走査電極
に順次に走査電圧を印加する走査側駆動回路、 前記複数の信号電極に前記走査電圧に対応して信号電圧
を印加する信号側駆動回路、 前記複数の走査電極と前記複数の信号電極との交差部に
それぞれ設けられ、前記走査電圧によつて前記信号電圧
の前記表示素子への供給を制御するスイッチング素子、
および 少なくとも一部の信号電極に印加される信号電圧の印加
時間を前記走査電極に印加される走査電圧の印加時間よ
りも相対的に遅延させるための信号調整手段、 を備えた表示装置。 ２、特許請求の範囲第１項において、前記信号調整手段
は、 前記走査側駆動回路から走査電極に印加される走査電圧
入力端から遠い側にある一部の信号電極に印加される信
号電圧の印加時間を、前記走査電極に印加される走査電
圧の印加時間よりも相対的に遅延させる手段を有する、
表示装置。 ３、特許請求の範囲第１項において、前記信号調整手段
は、 前記走査電圧入力端から遠い側において、前記信号電極
を該走査電圧入力端から遠い側から順に複数ずつ組分け
し、前記走査電圧入力端から遠い信号電極の組に印加さ
れる信号電圧ほど大きく遅延させる遅延手段を有する、
表示装置。 ４、特許請求の範囲第３項において、前記遅延手段は、 前記各組にそれぞれ対応して設けられた複数の遅延回路
と、それら遅延回路に所要の遅延タイミング信号を与え
るタイミング信号を発生するタイミング発生手段とを備
えた、表示装置。 ５、特許請求の範囲第４項において、前記タイミング発
生手段は、 それぞれ一のパルスに対し異なるパルス幅のパルスを発
生する複数の単安定マルチバイブレータと、該各単安定
マルチバイブレータからのパルスの終端において前記タ
イミング信号を発生する手段を有する、表示装置。 ６、特許請求の範囲第４項において、前記タイミング信
号発生回路は、 あらかじめ遅延データが入力されたメモリと、該遅延デ
ータに基づき複数のタイミング信号を発生する手段を有
する、表示装置。 ７、特許請求の範囲第１項において、前記信号調整手段
は、 前記少なくとも一部の信号電極に印加される信号電圧を
遅延させる遅延手段と、該遅延手段に所要の遅延タイミ
ングを与えるタイミング信号を発生するタイミング発生
手段とをゆうする、表示装置。 ８、特許請求の範囲第７項において、前記タイミング発
生手段は、 前記走査電極の一つ等価回路と実質的に等しい回路と、
該回路の接続点からタイミング信号を引き出す手段とか
らなる、表示装置。 ９、特許請求の範囲第７項において、前記タイミング発
生手段は、 前記走査配線の製造工程と同じ製造工程で製造した配線
と、該配線により生ずる遅延時間を前記タイミング信号
として取り出す手段とを有する、表示装置。 １０、特許請求の範囲第１項において、前記信号調整手
段は、 前記信号電極に印加される総ての信号電圧の印加時間を
前記走査電極に印加される走査電圧の印加時間よりも遅
延させる遅延手段を有する、表示装置。 １１、特許請求の範囲第１０項において、前記遅延手段
は、 前記信号電圧の総てを同一の時間だけ遅延させる手段を
有する、表示装置。 １２、特許請求の範囲第１項において、前記信号調整装
置は、 前記走査電圧の印加時間を、前記少なくとも一部の信号
電極に印加される信号電圧の印加時間よりも進ませる進
み手段を有する、表示装置。 １３、特許請求の範囲第１項において、前記信号調整手
段は、 前記走査電極の一本の等価回路と実質的に等しい回路と
、該回路において生ずる遅延に基づき前記少なくとも一
部の信号電極に印加されるべき信号電圧の印加時間を遅
延させる手段を有する、表示装置。 １４、特許請求の範囲第２項において、前記信号調整手
段は、更に、 前記走査電圧入力端から遠い側にある少なくとも一部の
信号電極に印加される信号電圧の大きさを大きくする手
段を有する、表示装置。 １５、特許請求の範囲第１項において、前記信号調整手
段は、 前記走査電圧の印加期間の終わりの一部を該走査電圧が
印加されない休止期間にする手段を有する、表示装置。 １６、特許請求の範囲第１項において、 前記信号調整手段は、 前記所定の信号電極に印加される印加電圧の振幅及び／
又は電圧レベルを、前記所定の信号電極より相対的に前
記走査側駆動回路に近い他の信号電極に印加される印加
電圧の振幅及び／又は電圧レベルとは異なえる信号調整
手段 であることを特徴とする表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-41809 | 1986-02-28 | ||
| JP4180986 | 1986-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269995A true JPS62269995A (ja) | 1987-11-24 |
| JPH0682264B2 JPH0682264B2 (ja) | 1994-10-19 |
Family
ID=12618642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037995A Expired - Lifetime JPH0682264B2 (ja) | 1986-02-28 | 1987-02-23 | 表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4750813A (ja) |
| JP (1) | JPH0682264B2 (ja) |
| KR (1) | KR910001673B1 (ja) |
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