JPS62269539A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS62269539A JPS62269539A JP61113933A JP11393386A JPS62269539A JP S62269539 A JPS62269539 A JP S62269539A JP 61113933 A JP61113933 A JP 61113933A JP 11393386 A JP11393386 A JP 11393386A JP S62269539 A JPS62269539 A JP S62269539A
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- cpu
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- communication control
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 101150046174 NIP2-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ通信機器におけるデータ端末装置から
の非同期式直列伝送データを受信する通信制御装置に関
するものである。
の非同期式直列伝送データを受信する通信制御装置に関
するものである。
従来の技術
第３図は、従来の通信制御装置１０の構成を示している
。第３図において、１はデータ端末装置からの直列受信
データを並列データに変換し、ＣＰＵバス５に送出する
通信制御ＬＳＩである。
。第３図において、１はデータ端末装置からの直列受信
データを並列データに変換し、ＣＰＵバス５に送出する
通信制御ＬＳＩである。
２は、このシステムを制御するＣＰＵである。３は、通
信制御ＬＳＩＩからの割込信号を受けて、ＣＰＵ２に割
込を発生させる割込コントローラである。４は、データ
端末装置からこのシステムが受信したデータをバッファ
リングするメモリである。
信制御ＬＳＩＩからの割込信号を受けて、ＣＰＵ２に割
込を発生させる割込コントローラである。４は、データ
端末装置からこのシステムが受信したデータをバッファ
リングするメモリである。
従来、上記のような通信制御装置において非同期式デー
タの受信を行う場合、通信制御ＬＳＩＩからのデータ転
送は、１キヤラクタごとにＣＰＵ２が読みとり、メモリ
４に書きこんでいる。また受信パケットの終結は、次の
キャラクタを通信制御ＬＳ１１が受信したという割込が
、ある一定時間内に発生しないことにより検知していた
。
タの受信を行う場合、通信制御ＬＳＩＩからのデータ転
送は、１キヤラクタごとにＣＰＵ２が読みとり、メモリ
４に書きこんでいる。また受信パケットの終結は、次の
キャラクタを通信制御ＬＳ１１が受信したという割込が
、ある一定時間内に発生しないことにより検知していた
。
発明が解決しようとする問題点
しかしながら、上記従来の通信制御装置１０では、通信
制御ＬＳＩ １からメモリ４へのデータ転送にダイレク
トメモリアクセス（以下、ＤＭＡと略記する）を利用で
きず、ソフトウェア処理によって行わなければならない
。そのためデータ転送にＣＰＵ２の多くのステップを使
ってしまい、ＣＰＵ ２の負荷が大きくなってしまうと
いう問題点があった。
制御ＬＳＩ １からメモリ４へのデータ転送にダイレク
トメモリアクセス（以下、ＤＭＡと略記する）を利用で
きず、ソフトウェア処理によって行わなければならない
。そのためデータ転送にＣＰＵ２の多くのステップを使
ってしまい、ＣＰＵ ２の負荷が大きくなってしまうと
いう問題点があった。
本発明は、このような従来の問題点を解決するものであ
り、ハードウェア処理で受信パケットの終結を検知する
ことによって、ＤＭＡ転送を可能とする通信制御装置を
提供することを目的とするものである。
り、ハードウェア処理で受信パケットの終結を検知する
ことによって、ＤＭＡ転送を可能とする通信制御装置を
提供することを目的とするものである。
問題点を解決するための手段
本発明は上記目的を達成するために、受信信号のデータ
伝送を行っていない事を表わすビット列を検出、計数す
る終結検出回路を設け、ＣＰＵでキャラクタを読みとる
ことなく、パケットの終結を検知できるようにしたもの
である。
伝送を行っていない事を表わすビット列を検出、計数す
る終結検出回路を設け、ＣＰＵでキャラクタを読みとる
ことなく、パケットの終結を検知できるようにしたもの
である。
作 用
従って本発明によれば、非同期式の直列受信データをメ
モリにＤＭＡ転送を行うことによってＣＰＵの負荷を軽
減することができるという効果を有する。
モリにＤＭＡ転送を行うことによってＣＰＵの負荷を軽
減することができるという効果を有する。
実施例
以下本発明の一実施例について第１図、第２図と共に説
明する。第１図で、６は受信データの終了を検出するた
めのカウンタ、ゲート回路等から成る終結検出回路、７
はＤＭＡコントローラ、１０ａは通信制御装置全体であ
り、他の第３図と同様の符号は同一の名称を表わすもの
とする。
明する。第１図で、６は受信データの終了を検出するた
めのカウンタ、ゲート回路等から成る終結検出回路、７
はＤＭＡコントローラ、１０ａは通信制御装置全体であ
り、他の第３図と同様の符号は同一の名称を表わすもの
とする。
次に上記実施例の動作について第２図を参照しながら説
明する。通信制御ＬＳＩ １がデータ端末装置からの非
同期式受信データを受信し、１キヤラクタごとにＤＭＡ
コントローラ７の制御でメモリ４にＤＭＡ転送される。
明する。通信制御ＬＳＩ １がデータ端末装置からの非
同期式受信データを受信し、１キヤラクタごとにＤＭＡ
コントローラ７の制御でメモリ４にＤＭＡ転送される。
受信パケットが終結すると、受信信号はハイ状態となる
。終結検出回路６はこの・・イ状態を検知し、ハイ状態
の期間中、受信用クロックを計数し、予め指定した個数
になると割込コントローラ３に対し割込信号を発生する
。即ち第２図においては、（イ）で受信信号ａの終了を
示すハイ状態を検知し、受信クロックｂの計数を開始す
る。予め指定した数のクロックを計数するまで受信信号
のハイ状態が続いていると終結検出回路６は割込信号ｃ
ｆｆｏ）で発生する。もし予め指定した数のクロックを
計数するまでに受信信号がロー状態になった場合、つま
り、次のキャラクタのスタートビットを受信した場合は
、まだパケットが終結していないと判断し受信を続け、
終結検出回路６はリセットする。
。終結検出回路６はこの・・イ状態を検知し、ハイ状態
の期間中、受信用クロックを計数し、予め指定した個数
になると割込コントローラ３に対し割込信号を発生する
。即ち第２図においては、（イ）で受信信号ａの終了を
示すハイ状態を検知し、受信クロックｂの計数を開始す
る。予め指定した数のクロックを計数するまで受信信号
のハイ状態が続いていると終結検出回路６は割込信号ｃ
ｆｆｏ）で発生する。もし予め指定した数のクロックを
計数するまでに受信信号がロー状態になった場合、つま
り、次のキャラクタのスタートビットを受信した場合は
、まだパケットが終結していないと判断し受信を続け、
終結検出回路６はリセットする。
上記実施例によれば、ハードウェアでパケットの終結を
検知し、割込信号を発生するため、データ転送はＣＰＵ
２を通して行う必要がな（、ＤＭＡ転送を用いること
ができ、ＣＰＵ ２の負担を少なくすることができる。
検知し、割込信号を発生するため、データ転送はＣＰＵ
２を通して行う必要がな（、ＤＭＡ転送を用いること
ができ、ＣＰＵ ２の負担を少なくすることができる。
発明の詳細
な説明したように、本発明によれば、非同期式の受信パ
ケットの終結を受信データの終結に伴ない受信データの
レベルが一定になることから、レベル一定の状態の計測
により一定時間経過を待って割込信号をハード的に発生
するように構成したので、ＣＰＵを介することなくデー
タのＤＭＡ転送が可能となり、従ってＣＰＵの負荷を軽
減出来る利点を有する。
ケットの終結を受信データの終結に伴ない受信データの
レベルが一定になることから、レベル一定の状態の計測
により一定時間経過を待って割込信号をハード的に発生
するように構成したので、ＣＰＵを介することなくデー
タのＤＭＡ転送が可能となり、従ってＣＰＵの負荷を軽
減出来る利点を有する。
第１図は本発明の一実施例における通信制御装置のブロ
ック図、第２図は同タイミングチャート、第３図は従来
の通信制御装置のブロック図である。 １・・・通信制御ＬＳＩ、 ２・・・ＣＰＵ、３・・・
割込コントローラ、４・・・メモリ、５・・・ＣＰＵバ
ス、 ６・・・終結検出回路、７・・・ＤＭＡコントロ
ーラ、 １０ａ・・・通信制御装置。
ック図、第２図は同タイミングチャート、第３図は従来
の通信制御装置のブロック図である。 １・・・通信制御ＬＳＩ、 ２・・・ＣＰＵ、３・・・
割込コントローラ、４・・・メモリ、５・・・ＣＰＵバ
ス、 ６・・・終結検出回路、７・・・ＤＭＡコントロ
ーラ、 １０ａ・・・通信制御装置。
Claims (1)
- データ端末装置からの非同期式直列の受信データを受信
し、並列データに変換してＣＰＵバス上に送出するため
の通信制御ＬＳＩと、前記ＣＰＵバスを介して接続され
たＣＰＵとメモリとダイレクトメモリアクセスコントロ
ーラと、前記受信データの終結に伴なうレベル変化の継
続時計を計測すると共に、前記継続時間が一定時間経過
すると前記受信データが終結したものとして割込信号を
発生する終結検出回路とを備え、前記通信制御ＬＳＩと
前記メモリとの間でダイレクトメモリアクセスを行う通
信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113933A JPS62269539A (ja) | 1986-05-19 | 1986-05-19 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113933A JPS62269539A (ja) | 1986-05-19 | 1986-05-19 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269539A true JPS62269539A (ja) | 1987-11-24 |
Family
ID=14624830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61113933A Pending JPS62269539A (ja) | 1986-05-19 | 1986-05-19 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576145U (ja) * | 1992-03-13 | 1993-10-15 | 横河電機株式会社 | 通信装置 |
-
1986
- 1986-05-19 JP JP61113933A patent/JPS62269539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576145U (ja) * | 1992-03-13 | 1993-10-15 | 横河電機株式会社 | 通信装置 |
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