JPS62269486A - High speed reproduction circuit - Google Patents

Abstract

PURPOSE:To form a video signal without skew distortion, by storing reproducing video signals of 253H periods first, and after that deriving continuous video signals of 252H periods for three times. CONSTITUTION:A change-over switch SW is switched to four positions in order by the output of a switching control circuit 11, and derives selectively the first reset pulse of no delay, the second reset pulse of 0.75H delay, the third reset pulse of 0.5H delay, and the fourth reset pulse of 0.25H delay, thereby, forming a reset pulse RE. An address signal generation circuit 9 sets the sampling pulse of 3fSC emitted by a fixed oscillation circuit as a count input, setting the reset pulse as a reset input. Consequently, it is resulted that a field mem ory 8, after storing reproducing color video signals of just 253H syn chronizing with the sampling pulse, reads out bits of storage information of 253H for three times continuously. In such a way, it is possible to obtain a double speed reproduction of 1.5-fold in which the skew distortion is never generated.

Description

【発明の詳細な説明】 Ｈ）Ｍ東上の利用分野 本発明は、フィールドメモリを用いて１５倍速再生を為
すビデオテープレコーダの高速再生回路に関する。DETAILED DESCRIPTION OF THE INVENTION H) Field of Application of M Tojo The present invention relates to a high-speed playback circuit for a video tape recorder that uses field memory to perform 15x playback.

（口１　従来技術 フィールドメモリを用いて２倍速馬主を為すビデオテー
プレコーダに付いては、電子技術出版株式会社発行の雑
誌“テレビ技術”８５年１）月号の第３５〜第３９頁に
も開示されている。(1) Regarding the conventional video tape recorder that uses field memory to realize double-speed recording, please refer to pages 35 to 39 of the magazine "Television Technology" published by Denshi Gijutsu Publishing Co., Ltd. (January 1985). Disclosed.

このビデオテープレコーダは、１フィールド置きに再生
出力が出来るだけ大きくなる様にトランキングコントロ
ールを為し、１フイールド毎に）イールドメモリの書込
と読出を為す様に構成している。This video tape recorder is configured to perform trunking control so that the playback output is as large as possible every other field, and to perform writing and reading from the yield memory for each field.

（ハ）発明が解決しようとする問題点 しかし、２倍速再生では使用者が音声を含む再生情報を
把握することが容易ではない。そこで１５５倍速再生為
すことが望ましい。しかし、通常再生に比し、１．５倍
速再生時の走査長は０．２５Ｈだけ短かくなりスキュー
歪が発生する。(c) Problems to be Solved by the Invention However, in double speed playback, it is not easy for the user to grasp the playback information including audio. Therefore, it is desirable to reproduce at 155 times the speed. However, compared to normal playback, the scan length during 1.5x speed playback is shorter by 0.25H, causing skew distortion.

に）問題点を解決するための手段 そこで、本発明は、４フイールドに約１フイールドの割
合で再生映像信号を記憶し、残りの約３フイールドで記
憶した映像信号をスキュー歪を生ずることなく読出す様
に、フィールド周期の基準パルスを入力して非遅延と０
．７５　Ｈ遅延と０．５Ｈ遅延と０．２５Ｈ）ｌ廷の第
１・第２・第３・第４リセットパルスを択一的且つ循環
的に導出するリセットパルス発生回路と、各リセットパ
ルスによりリセットされ乍ら安定な発振出力を計斂して
アドレス信号を形成するアドレス信号発生回路と、第１
リセットパルス発生より第２リセットパルス発生迄の期
間に対応する書込パルスを導出する書込読出制御回路と
、アドレス信号と書込パルスを制御入力とするフィール
ドメモリと、再生映像信号と読出映像信号とを書込パル
スに基づいて選択する選択回路、とを、それぞれ配する
ことをｗｅとする。B) Means for Solving the Problems Therefore, the present invention stores a reproduced video signal at a ratio of approximately 1 field to 4 fields, and reads the video signal stored in the remaining approximately 3 fields without causing skew distortion. Input the reference pulse of the field period to output the non-delayed and 0
．． 75H delay, 0.5H delay, and 0.25H delay) A reset pulse generation circuit that selectively and cyclically derives the first, second, third, and fourth reset pulses of 1, and reset by each reset pulse. an address signal generation circuit that generates an address signal while planning a stable oscillation output;
A write/read control circuit that derives a write pulse corresponding to a period from generation of a reset pulse to generation of a second reset pulse, a field memory that receives an address signal and a write pulse as control inputs, and a reproduced video signal and a read video signal. and a selection circuit for selecting based on a write pulse are respectively provided.

（ホ）作　用 よって、本発明によれば、まず２５３Ｈ期間分の再生映
像信号を記憶した後２５２ｆｉＨ期間分の読出映像信号
を３回導出することによりスキュー歪のない映像信号が
形成されることになる。(e) Function According to the present invention, a video signal without skew distortion can be formed by first storing a reproduced video signal for a 253H period and then deriving a read video signal for a 252fiH period three times. become.

（へ）実施例 以下、本発明を図示せる一実施例に従い説明する。(f) Example Hereinafter, the present invention will be explained according to an illustrative embodiment.

本実施例は、第１図に図示する様に、ビデオトラック幅
のｔ５倍のギャップ幅を有する一対のビデオヘッドによ
って１．５倍速再生をする場合、４フイールド毎に十分
な再生出力が得られることになる。そこで、本実施例は
図示する様な再生走査跡が形成される様にトラッキング
制御を為すと共に４フイ一ルド周期で再生映像信号をフ
ィールドメモリに約１フイールド分誓き込んでいる。更
に本実施例では、再生走査跡が１走食当り０．２５Ｈ短
かくなることに着目して書込期間を０．７５Ｈ長く設定
して２５３　Ｈ分の書込をすると共に読出期間をＱ、２
５Ｈ′Ｍｉかく設定して２５２Ｈ分の読出しを繰返して
いる。第１図中ＩＴＩは再生走査跡を、（ＥＭ）は導出
される再生ＦＭ映像信号（ＢＴ）はフィールド周期の４
１）パルス、（ＲＥ）は基準パルスより形成されるリセ
ットパルス、（ＷＰ）はリセットパルスより形成される
書込パルスを、それぞれ顧わす。In this embodiment, as shown in FIG. 1, when a pair of video heads having a gap width t5 times the video track width is used for 1.5x playback, sufficient playback output can be obtained for every 4 fields. It turns out. Therefore, in this embodiment, tracking control is performed so that a reproduction scanning trace as shown in the figure is formed, and approximately one field of reproduction video signals is stored in the field memory at a period of four fields. Furthermore, in this embodiment, focusing on the fact that the reproduced scan trace is shortened by 0.25H per scanning scan, the write period is set to be 0.75H longer to perform writing for 253H, and the readout period is changed to Q, 2
With this setting of 5H'Mi, reading for 252H is repeated. In Figure 1, ITI indicates the reproduction scanning trace, and (EM) indicates the derived reproduction FM video signal (BT) with a field period of 4.
1) Pulse, (RE) is a reset pulse formed from a reference pulse, and (WP) is a write pulse formed from a reset pulse, respectively.

第２図は、本実施例の回路ブロック図を示す。FIG. 2 shows a circuit block diagram of this embodiment.

本実施例は通常再生時回転シリンダ（８’　Ｙ　）に配
した一対のビデオヘッド（Ｈｌ）（Ｈ２）より９、！ｉ
に導出されるヘッド出力をヘッド出力切換回路ｆｉｌに
入力してｇす、第１スイツチ（Ｓｌ）により選択される
ｊｌＥＩ　ＲＦスイッチングパルスにＪｌｉツいて連続
信号に変換される。この第１ＲＦスイツチングパルスは
、回転シリンダ（８Ｙ）の回転を磁気的に検出する検出
ヘッド（ＰＧ）の出力（６０Ｈｚ）ｉ第１ＲＦパルス発
生回Ｎ　ｔ２１に入力することにより形成される。連続
再生＠号は信号処理回路（３）に入力された後ＮＴ８０
カラー信号に変換され、第５スイツチ（Ｓ５）を介して
導出される。In this embodiment, 9,! from a pair of video heads (Hl) (H2) arranged on a rotating cylinder (8'Y) during normal reproduction. i
The head output derived from the head output is input to the head output switching circuit fil, where it is converted into a continuous signal by applying the jEI RF switching pulse selected by the first switch (Sl). This first RF switching pulse is formed by inputting the output (60 Hz) of a detection head (PG) that magnetically detects the rotation of the rotary cylinder (8Y) to the first RF pulse generation time Nt21. After the continuous playback @ number is input to the signal processing circuit (3), the NT80
It is converted into a color signal and derived via the fifth switch (S5).

尚回転シリンダ（８Ｙ）を駆動するヘッドモータ（４）
はへラドサーボ回路（５）によってコントロールされて
おり、ヘッドサーボ回路（５）は検出ヘッド（ＰＧ）の
出力を位相比較出力に、またへラドモータ（４）より得
られるの回転検出出力を回転比較入力にしており、固定
発振回路（６）の出力を回転基準入力と位相基準入力（
基準パルス）とすることにより回転シリンダ（８Ｙ）の
回転と位相をコントロールしている。Furthermore, the head motor (4) that drives the rotating cylinder (8Y)
is controlled by the Herad servo circuit (5), which uses the output of the detection head (PG) as a phase comparison output, and also uses the rotation detection output obtained from the Herad motor (4) as a rotation comparison input. The output of the fixed oscillation circuit (6) is connected to the rotation reference input and the phase reference input (
The rotation and phase of the rotary cylinder (8Y) are controlled by using the reference pulse (reference pulse).

一方、キャプスタンモータＩを駆動するキャプスタンサ
ーボ回路（１９は基準パルス（ＢＴ）を１７２分周回路
１２１）に入力して得られる１７２分周出力を第５スイ
ツチ（Ｓ５）によって選択して基準入力としており、再
生コントロール信号を第１トラッキング回路ａａに入力
して得られる第１トラッキング出力を第４スイツチ（８
４）によって選択して位相比較入力としている。On the other hand, the fifth switch (S5) selects the 172 frequency divided output obtained by inputting the reference pulse (BT) to the 172 frequency dividing circuit 121 (19 is the reference pulse (BT) to the 172 frequency dividing circuit 121) that drives the capstan motor I, and sets the reference pulse (BT) as the reference pulse. The first tracking output obtained by inputting the playback control signal to the first tracking circuit aa is input to the fourth switch (8
4) and is used as a phase comparison input.

上述する通゛ｇ再生時に於て、フィールドメモリ（８１
、書込読出制御回路（ＩＬアドレス信号発生回路（９１
、ｇ２ＲＦパルス発生回路及びリセットパルス発生回路
（Ｒ（））［不作動とされる。During playback as described above, the field memory (81
, write/read control circuit (IL address signal generation circuit (91)
, g2RF pulse generation circuit and reset pulse generation circuit (R()) [deactivated.

上述する構成に於て、ｔ５倍速再生を為す場合には第１
・第２・第３・第４スイツチ（８１）（８２）（８５）
（Ｅ］４）がＮ側からＨ４１に切換えられる。尚この１
．５倍速再生モードでは音声トラックも同時に再生され
音声信号も導出されるものとする。In the above configuration, when performing t5 times speed playback, the first
・Second/third/fourth switch (81) (82) (85)
(E]4) is switched to H41 from the N side. Furthermore, this one
．． In the 5x playback mode, it is assumed that the audio track is also played back at the same time and the audio signal is also derived.

このｔ５倍速再生モードの設定に伴いリセットパルス発
生回路（ＲＧ）＃′１６０Ｈｚの位相基阜イシＭ（８Ｔ
　）（ｉ７０．７５Ｈ遅延回Ｍ（１２１と０．５Ｈ遅延
回Ｍｆ１３Ｒ：　０．２５　Ｈ遅ａ＋Ｉｌ！Ｉｂ１ｕｉ
に入力し、非遅延信号、０．７５Ｈ遅延信号、０，５Ｈ
遅延悄潟、０．２５Ｈ遅延信号をそれぞれ切換スイッチ
（８Ｗ）の４接点に入力している。この切換スイッチ（
８Ｗ）は選択出力（リセットパルス）を針数するスイッ
チング制御回路的）の出力によって４位置にｌｌｌｌ１
）次切換えられ、非遅延の第１リセットパルス、０．７
５Ｈ遅延の第２リセットパルス、０５Ｈ遅延の第６９七
ツトパルス、０．２５　ＨＪｌｉの第４リセットパルス
を順に選択導出してリセットパルス（ＲＥ）を形成して
いる。With the setting of this t5 times speed playback mode, the reset pulse generation circuit (RG) #'160Hz phase base is
) (i70.75H delay time M(121 and 0.5H delay time Mf13R: 0.25H delay a+Il!Ib1ui
input, non-delayed signal, 0.75H delayed signal, 0.5H
The delay signal and 0.25H delay signal are respectively input to the four contacts of the changeover switch (8W). This selector switch (
8W) is set to the 4th position by the output of the switching control circuit (which controls the number of stitches of the selection output (reset pulse)).
) next switched, non-delayed first reset pulse, 0.7
The second reset pulse with a delay of 5H, the 69th seventh pulse with a delay of 05H, and the fourth reset pulse with a delay of 0.25 HJli are sequentially selected and derived to form a reset pulse (RE).

このリセットパルス（ＲＥ）はｇ２ＲＦパルス発−生回
路（７１に入力されリセットパルスにｌｉＪ期する第２
ＲＦスイツチングパルスが第１スイツチ（Ｓｌ）を介し
てヘッド出力切換回路（１）のスイッチング制御入力と
される。従って、第１リセットパルスと第２リセットパ
ルスの間に生ずる第２　ＲＦｌ”スイッチングパルスの
パルス幅は１フイールドより０、７５　Ｈ長くなり、頂
度同−記録トラック２５６Ｈ分の再生出力を選択するこ
とになる。この２５５Ｈ分の再生出力に対応するＮＴＳ
Ｏカラーイｄ刊が、第５スイツチを介して導出されると
共にフィールドメモリ（８１に記憶される。従って、書
−込読出制御回路０Ｉｌ１）は、第１リセットパルス発
生タイミングより第２リセットパルス発生タイミング迄
の期間に書込パルスを導出し、この書込パルス発生期間
中フィールドメモ１バ８１を書込状態にすると共に、第
５スイツチ（８５）（（−信号処理回路側にリノ換えて
いる。従って、書込パルス消勢期間中フィールドメモリ
（８）は読出状態にあり、第５スイツチＣ８５）はフィ
ールドメモリ側に切換えられている。This reset pulse (RE) is input to the g2RF pulse generation circuit (71) and is the second
The RF switching pulse is provided as a switching control input of the head output switching circuit (1) via the first switch (Sl). Therefore, the pulse width of the second RFl'' switching pulse generated between the first reset pulse and the second reset pulse is 0.75H longer than one field, and the reproduction output for 256H of recording tracks at the same peak is selected. NTS corresponding to this 255H playback output
O color number d issue is derived through the fifth switch and stored in the field memory (81. Therefore, the write/read control circuit 0Il1) changes the second reset pulse generation timing from the first reset pulse generation timing. During this period, a write pulse is derived, and during this write pulse generation period, the field memory 1 bar 81 is placed in a write state, and the fifth switch (85) ((-) is switched to the signal processing circuit side. Therefore, during the write pulse deactivation period, the field memory (8) is in the read state, and the fifth switch C85) is switched to the field memory side.

尚、本実施例のフィールドメモリ（８１は、入力側に６
ｂｉｔ　　ＯＡＤ変換回路出力側に６ｂｉｔ（７）ＤＡ
変換回路を内蔵しており、信号はディジタル化してディ
ジタルメモリにｎ己憶する様構成されており、ＡＤ変換
及びＤＡ変換周波数はカラーサブキャリア周波ａｆ　ａ
　ｏ　　の３倍に設定されている。よって、アドレス化
＋１を形成するアドレス信号発生回路（９）は、リセッ
トパルスをリセット入力として固定発掘回路が発する３
　７８ｃのサンプリングパルスを計数入力としている。Note that the field memory (81) in this embodiment is 6 on the input side.
6 bits (7) DA on the bit OAD conversion circuit output side
It has a built-in conversion circuit, and is configured to digitize the signal and store it in the digital memory, and the AD conversion and DA conversion frequency is the color subcarrier frequency af a
o is set to 3 times. Therefore, the address signal generating circuit (9) forming the addressing +1 uses the reset pulse as the reset input to generate the 3 signal generated by the fixed excavation circuit.
The sampling pulse 78c is used as a counting input.

従って、フィールドメモリ（８１は、サンプリングパル
スに同期して用度２５６Ｆ（分の内生カシー映障信号を
記憶した浅、２５２八分の記憶情報をＩＪ１！続５回読
出すことになる。Therefore, the field memory (81) stores the internal signal of 256F (minutes) and reads out the stored information of 2528 minutes five times in synchronization with the sampling pulse.

尚、ｔ５倍速出生時に於けるキャプスタンサーボ回路ａ
！１ｌｌ−１′基準／＜　Ａ　ｘ　（Ｓ　Ｔ　）ｆ　１
／４分Ｍ１　回に’１Ｓ（１５１に入力して得られる１
７４分周出力を１）′Ｌ相基準人力とし、再生コントロ
ール信号を１７５分周回路に入力して得られる１７６分
周出力を更Ｖｃ第２トラッキング回路Ｏｎに入力して得
られる第２トラツキング出力を位相比較入力とし、キャ
プスタンモータを従来）１．５倍の速度で回転せしめて
おり、４フイールドに１回の割合で最適なトラッキング
状態となる。In addition, the capstan servo circuit a at the time of t5 times speed birth
! 1ll-1'standard/< A x (S T ) f 1
/4 minutes M1 times '1S (1 obtained by inputting to 151)
The 74 frequency divided output is 1)'L phase reference human power, and the 176 frequency divided output obtained by inputting the reproduction control signal to the 175 frequency dividing circuit is further input to the Vc second tracking circuit On to obtain the second tracking output. is used as a phase comparison input, and the capstan motor is rotated at 1.5 times the speed of the conventional method, achieving the optimal tracking state once every four fields.

（ト）発明の効果 よって本発明によればスキュー走が全くないｔ５倍の倍
速再生がｏｌ能になり、その効果は大である。(G) Effects of the Invention According to the present invention, it is possible to perform playback at 5 times the speed of t5 without any skew movement, and the effect is great.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の一実施例をがし、第１図は古生走食跡と装
部出力波形の対応説明図、第２図は要部回路ブロック図
をそれぞれ顧わす。 （ＲＧ）・・・リセットパルス発生［ＥＪ回路　　（８
）・・・フィールドメモリ　　（９）・・・アドレス化
す発生］［！１路α０・・・誉込読出制御回路The figures show one embodiment of the present invention, and FIG. 1 is an explanatory diagram of the correspondence between paleo-taxis traces and output waveforms of the equipment, and FIG. 2 is a block diagram of the main circuit. (RG)...Reset pulse generation [EJ circuit (8
)...Field memory (9)...Addressing occurrence] [! 1st path α0... honor read control circuit

Claims (1)

【特許請求の範囲】[Claims] （１）アジマスを異にする一対のビデオヘッドで記録し
たテープを記録時の１．５倍の速度で走行せしめ音声信
号をも再生し乍ら高速再生を為す２ヘッドヘリカルスキ
ャン方式のビデオテープレコーダに於て、 フィールド周期の基準パルスを入力して非遅延の第１リ
セットパルスと０．７５Ｈ（但しＨは水平同期周期）遅
延の第２リセットパルスと０．５Ｈ遅延の第３リセット
パルスと０．２５Ｈ遅延の第４リセットパルスとを択一
的且つ循環的に導出するリセットパルス発生回路と、 安定な発振出力を計数入力とし前記リセットパルスをリ
セット入力としアドレス信号を導出するアドレス信号発
生回路と、 前記第１リセットパルス発生より第２リセットパルス発
生迄の期間に対応する書込パルスを形成する書込読出制
御回路と、 前記アドレス信号と書込指令パルスとを制御入力とし再
生映像信号を記憶し読出映像信号を導出するフィールド
メモリと、 前記書込指令パルス発生時に再生映像信号を選択し前記
書込指令パルス消勢時に読出映像信号を導出する出力選
択回路とを、 それぞれ配して成る高速再生回路。(1) A two-head helical scan video tape recorder that runs the tape recorded by a pair of video heads with different azimuths at 1.5 times the speed of recording, allowing high-speed playback while also reproducing audio signals. Input the reference pulse of the field period, and input the non-delayed first reset pulse, the 0.75H (where H is the horizontal synchronization period) delayed second reset pulse, the 0.5H delayed third reset pulse, and the 0.75H delayed reset pulse. a reset pulse generation circuit that selectively and cyclically derives a fourth reset pulse delayed by .25H, and an address signal generation circuit that uses a stable oscillation output as a counting input and the reset pulse as a reset input to derive an address signal. , a write/read control circuit that forms a write pulse corresponding to a period from the generation of the first reset pulse to the generation of the second reset pulse; and a read/write control circuit that uses the address signal and the write command pulse as control inputs and stores a reproduced video signal. and an output selection circuit that selects a reproduced video signal when the write command pulse is generated and derives the read video signal when the write command pulse is extinguished. regeneration circuit.