JPS6226866A - Double injection fet - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 発明の技術分野 本発明は一般的には制御電極に印加される電圧によって
生じた電界により変調された両極性（ａｍ　−ｂｉｐｏ
ｌａｒ）又は単極性電流を有するアナログ又はディジタ
ル用半導体構造、より特定的には夫々二重注入電界効果
トランジスタもしくはＤＩＦＥＴ及び垂直変調注入トラ
ンジスタもしくはＶＭＩＴと呼称され得る２種類の電界
効果トランジスタ構造に係る。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention generally relates to am-bipolarity modulated by an electric field produced by a voltage applied to a control electrode.
lar) or unipolar current, and more particularly to two types of field effect transistor structures which may be respectively referred to as double injection field effect transistors or DIFETs and vertical modulation injection transistors or VMITs.

ＤＩＦＥＴ及びＶＭＩＴはいずれも２個以上の電流路電
極間に配置された真性又はドープされた半導体領域又は
部分と、真性領域に隣接するか又は該領域内に配置され
た少なくとも１個のゲート乃至制御電極とを有しており
、該制御電極は、該制御電極に印加される電圧により前
記電流路電極間を流れる両極性又は単極性電流を変調又
はスイッチングするべく機能する。DIFETs and VMITs both include an intrinsic or doped semiconductor region or portion located between two or more current path electrodes and at least one gate or control located adjacent to or within the intrinsic region. and a control electrode that functions to modulate or switch the bipolar or unipolar current flowing between the current path electrodes by a voltage applied to the control electrode.

発明の背景 過去数十年間における半導体テクノロジーの目覚ましい
成長は、種々のトランジスタデバイスの製造を可能とし
、これらのデバイスのほとんどにおいて該当デバイスの
２個の端子間の電流は第３の端子に供給される信号によ
って制御され得る。BACKGROUND OF THE INVENTION The remarkable growth of semiconductor technology over the past few decades has enabled the fabrication of a variety of transistor devices, most of which have current between two terminals of the device being supplied to a third terminal. Can be controlled by a signal.

このようなトランジスタの一例として、第１の導電型か
ら形成されるエミッタと第２の導電型から形成されるベ
ースと第３の導電型から形成されるコレクタとを含むバ
イポーラトランジスタが挙げられる。日本の応用物理学
雑誌（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌｏｆ　Ａｐｐ
ｌｉｅｄ　Ｐｈｙｓｉｃｓ）７１４−７１５頁（１９８
４年９月）に記載されているように少なくとも１種類の
アモルファスシリコン（ａ−Ｓｉ）バイポーラトランジ
スタが開発されている。An example of such a transistor is a bipolar transistor including an emitter formed of a first conductivity type, a base formed of a second conductivity type, and a collector formed of a third conductivity type. Japanese Journal of App
Lied Physics) pages 714-715 (198
At least one type of amorphous silicon (a-Si) bipolar transistor has been developed, as described in (September 2004).

テクノロジーは多数の電界効果トランジスタ（ＦＥＴ）
の製造を可能にした。典型的な電界効果トランジスタに
おいて、ＰＥＴの活性領域乃至導電チャネル内の電流は
１極性のみのキャリアにより形成され、換言するなら、
電流中に別の極性が存在しているとしてもこの別の極性
のキャリアの数は動作的には重要でない。このようなＰ
ＥＴの一例として接合電界効果トランジスタもしくはＪ
ＰＥＴがあり、この型のトランジスタはゲート電極に供
給される電圧によってゲート電極及び電流運搬用チャネ
ル間に形成された逆バイアスｐｎ接合のデプレッション
幅を変化させるものである。チャネルの導電率は、ゲー
トに印加される電圧の結果として空乏化されたチャネル
の百分率を変化させることにより変調される。金属−半
導体ＦＥＴもしくはＭＥＳＦＥＴと呼称される同様のデ
バイスは、導電チャネルの半導体材料と共にショットキ
ー障壁を形成する金属から形成されるゲート電極を有し
ている。別の周知の型の電界効果トランジスタとして、
ゲート電極が絶縁体により半導体チャネルから分離され
ている例もある。このような絶縁ゲート型トランジスタ
として恐らく最もよく知られている型は、金属ゲートが
シリコン酸化物絶縁体により半導体チャネルから分離さ
れている金属−酸化均一半導体ＰＥＴ乃至ＭＯ３ＦＥＴ
である。The technology is a large number of field effect transistors (FETs)
made possible the production of In a typical field effect transistor, the current in the active region or conductive channel of the PET is formed by carriers of only one polarity, in other words:
Even if other polarities are present in the current, the number of carriers of this other polarity is not operationally important. P like this
An example of an ET is a junction field effect transistor or J
There is a PET transistor, and this type of transistor changes the depression width of a reverse-biased pn junction formed between the gate electrode and a current carrying channel depending on the voltage supplied to the gate electrode. The conductivity of the channel is modulated by varying the percentage of the channel that is depleted as a result of the voltage applied to the gate. Similar devices, referred to as metal-semiconductor FETs or MESFETs, have a gate electrode formed from a metal that forms a Schottky barrier with the semiconductor material of the conductive channel. Another well-known type of field effect transistor is
In some cases, the gate electrode is separated from the semiconductor channel by an insulator. Perhaps the best known type of such insulated gate transistor is the metal-oxide homogeneous semiconductor PET or MO3FET, in which the metal gate is separated from the semiconductor channel by a silicon oxide insulator.
It is.

２個の電流路電極間に接続された半導体材料か制御電極
により生じた印加電界の不在下で電流の流れを生じるに
十分導電性であるような初期の電界効果トランジスタも
本発明の背景に関連するものである。このようなトラン
ジスタは上記ＪＦＥＴは及びＭＥＳＦＥＴを含んでおり
、トランジ・スタの半導体チャネル領域とそのゲート電
極との接触により形成されるデプレッション領域がゲー
ト電極に制御電圧を印加することにより増大又は減少す
るように形成されている。Also relevant to the background of the invention are early field effect transistors that are sufficiently conductive to cause current flow in the absence of an applied electric field created by a semiconductor material or control electrode connected between two current path electrodes. It is something to do. Such transistors include the JFET and MESFET described above, in which a depletion region formed by contact between the semiconductor channel region of the transistor and its gate electrode is increased or decreased by applying a control voltage to the gate electrode. It is formed like this.

ある程度類似のデバイスとしてデプレッション（空乏）
型ＭＯ３トランジスタが挙げられる。このトランジスタ
は、ゲート電極がその半導体チャネルから電気的に絶縁
されているという点において前述のＪＰＥＴ及びＭＥＳ
ＦＥＴと異なっている。一方でこのトランジスタは、半
導体チャネルがゲート電極に印加される電圧の不在下で
常態において「オン」もしくは導通しているという点、
及びチャネルのフェルミ準位を移動させて多数キャリア
のチャネルを空にし、トランジスタを「オフ」にして非
導通状態にさせるためにはべくゲート電極に電圧を印加
する必要があるという点において上記デバイスと類似し
ている。Depression as a somewhat similar device
Examples include MO3 type MO3 transistors. This transistor is similar to the aforementioned JPET and MES in that the gate electrode is electrically isolated from its semiconductor channel.
It is different from FET. On the other hand, the transistor is characterized in that the semiconductor channel is normally "on" or conducting in the absence of a voltage applied to the gate electrode;
and in that it is necessary to apply a voltage to the gate electrode in order to move the Fermi level of the channel and empty the channel of majority carriers, rendering the transistor "off" and non-conducting. Similar.

上記ｘｏｓＦＥＴはエンハンスメントモードでも作動で
き、この場合、電圧がゲートに印加されるとソース及び
ドレーン間のドープされた基板に少数キャリアのチャネ
ルが誘起され、ソース及びドレーンに印加された電圧に
応答して数基校内に少数キャリアの流れが生じる。エン
ハンスメント型ＭＯＳＦＥＴは広範な用途があり、例え
ばＣＭＯＳデバイス作成用の組立ブロックとして使用さ
れる。The xosFET described above can also operate in enhancement mode, in which when a voltage is applied to the gate, a channel of minority carriers is induced in the doped substrate between the source and drain, and in response to the voltage applied to the source and drain. A flow of minority careers will occur within several schools. Enhancement MOSFETs have a wide range of applications, such as being used as building blocks for making CMOS devices.

２個の電流運搬用電極間のトランジスタの内側にゲート
又はグリッド電極を有する各種のトランジスタ構造もま
た、過去３０年間に開示されている。Various transistor structures have also been disclosed over the past three decades that have a gate or grid electrode inside the transistor between two current carrying electrodes.

Ｐ、に、　Ｙｅｉｍｅｒ名義の米国特許第３３８５７３
１号（１９６８年）は、硫化カドミウム（ｃａｄｉｕｍ
　５ｕｌｆｉｄｅ）のような半導体材料部分の外側に配
置された絶縁グリッドと、半導体部分の頂部及び底部に
配置された金属電流運搬用電極とを有する薄膜トランジ
スタを開示している。Ｓ、　Ｔｅ５ｚｎｅｒ及びＲ，Ｇ
ｉｃｑｕｅｌ、”Ｇｒｉｄｉｓｔｏｒ−−Ａ　Ｎｅｗ　
Ｆｉｅｌｄ　Ｅｒｆｅｃｔ　Ｄｅｖｉｃｅ、Ｐｒｏｃ、
ＩＥＥＥ。U.S. Patent No. 338,573 in the name of Yeimer, P.
No. 1 (1968) was a cadmium sulfide
The present disclosure discloses a thin film transistor having an insulating grid disposed outside a portion of a semiconductor material, such as 5 ulfide, and metal current-carrying electrodes disposed at the top and bottom of the semiconductor portion. S, Te5zner and R,G
icquel, “Gridister--A New
Field Effect Device, Proc,
IEEE.

Ｍｏ１．５２．　ｐｐ、１５０２−１５０３（１９６４
）は、夫々埋込型のグリッドを有する複数のエピタキシ
ャル成長による度数チャネル型ＰＥＴを開示しており、
負及び正両方のゲート電圧印加時におけるドレーン電流
対ドレーン電圧特性曲線を提供している。グリッドは、
グリッドが埋込まれている半導体と逆の型の拡散半導体
から構成されている。Ｒ，Ｚｕｌｅｅｇ。Mo1.52. pp. 1502-1503 (1964
) discloses multiple epitaxially grown power channel PETs each having a buried grid,
Drain current versus drain voltage characteristic curves are provided when both negative and positive gate voltages are applied. The grid is
It consists of a diffused semiconductor of the opposite type to the semiconductor in which the grid is embedded. R, Zuleeg.

”Ｍｕｌｔｉ−ｃｈａｎｎｅｌ　Ｆｉｅｌｄ−Ｅｒｒｅ
ｃｔ　Ｔｒａｎｓｉｓｔｏｒ　Ｔｈｅｏ−ｒｙ　ａｎｄ
　Ｅｘｐｅｒｉｍｅｎｔ”、　５ｏｌｉｄ−６ｔａｔｅ
　Ｅｌｅｃｔｒｏｎｉｃｓ。”Multi-channel Field-Erre
ct Transistor Theo-ry and
Experiment”, 5solid-6tate
Electronics.

Ｖｏｌ、　ｔｏ、　ｐｐ、　５５９−５７６（１９６７
）は、拡散、マスキング及び逐次的エピタキシャル成長
を使用する結晶基板から制限された鉛直チャネル配列を
有する単極性複数チャネル型ＦＥＴに関する実験及び理
論結果を論じている。Ｃ，０，Ｂｏｚｌｅｒ他”Ｆａｂ
ｒｉｃａｔｉｏｎ　ａｎｄＭｉｃｒｏｗａｖｅ　　Ｐｅ
ｒｆｏｒｍａｎｃｅ　　ｏｆ　　ｔｈｅ　　Ｐｅｒｍｅ
ａｂｌｅ　　Ｂａ５ｅＴｒａｎｓｉｓｔｏｒ”、ＩＥＥ
Ｅ　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ、Ｉｎｔ。Vol, to, pp, 559-576 (1967
) discuss experimental and theoretical results for unipolar multichannel FETs with vertical channel alignment confined from a crystalline substrate using diffusion, masking, and sequential epitaxial growth. C, 0, Bozler et al.”Fab
cation andMicrowave Pe
rformance of the Perme
able Ba5eTransistor”, IEE
E Technical Digest, Int.

Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ、　
ｐｐ、　３８４−３８７（１９７９）は、埋込型ベース
電極を有するトランジスタについて記載している。この
トランジスタは、基本的概念において上述のＭＥＳＰＥ
Ｔと多少類似している。このトランジスタは、エミッタ
コンタクトの項部に配置された結晶質ｎ１型ガリウム・
ヒ素基板と、該基板上に形成されたｎ型結晶質ガリウム
・ヒ素層と、該ｎ型層の上に堆積されたタングステンの
薄い金属層とを有する縦型構造である。タングステン層
はｎ型ガリウム・ヒ素と共にショットキー障壁を形成し
ている。タングステンは、この層の下側のｎ型層の部分
を露出させる極めて細いスリットを形成するようにＸ線
リソグラフィによりバターニングされる。次に、ｎ型ガ
リウム・ヒ素により形成される導電路を金属層の下に延
長させるために、エピタキシャル成長を使用してバター
ニングされた金属膜の上にｎ型結晶質ガリウム・ヒ素の
層を構成する。次にコレクタコンタクトをこの頂部ｎ型
層の上に配置する。Ｘ線リソグラフィを使用することに
より、タングステン膜内のスリット間の間隔を十分狭く
することができるので、タングステンとｎ型ガリウム・
ヒ素との間の界面により形成されたショットキー障壁は
金属膜内のスリットを通って伸延するポテンシャル障壁
を形成する。Electron Device Meeting,
pp. 384-387 (1979) describes transistors with buried base electrodes. This transistor is similar in basic concept to the MESPE described above.
It is somewhat similar to T. This transistor consists of a crystalline n1-type gallium film located at the neck of the emitter contact.
It is a vertical structure having an arsenic substrate, an n-type crystalline gallium arsenide layer formed on the substrate, and a thin metal layer of tungsten deposited on the n-type layer. The tungsten layer forms a Schottky barrier together with n-type gallium arsenide. The tungsten is patterned by X-ray lithography to form a very narrow slit exposing a portion of the n-type layer below this layer. Next, a layer of n-type crystalline gallium arsenide is formed on the patterned metal film using epitaxial growth to extend the conductive path formed by the n-type gallium arsenide below the metal layer. do. A collector contact is then placed on top of this top n-type layer. By using X-ray lithography, the spacing between the slits in the tungsten film can be made sufficiently narrow, so tungsten and n-type gallium
The Schottky barrier formed by the interface with the arsenic forms a potential barrier extending through the slit in the metal film.

この障壁はデバイスのエミッタ及びコレクタ間の電流を
著しく減少させる。然しなから、金属層に正電圧を印加
することにより、スリット間に伸延するショットキー障
壁の幅及び長さを著しく減少させることができ、従って
エミッタ及びコレクタ間の導電率が著しく増加する。こ
うして、一種のゲート電極として機能するタングステン
層に電圧を印加することにより、エミッタ及びコレクタ
間のチャネルの導電率を著しく増加させることができる
。This barrier significantly reduces the current between the emitter and collector of the device. However, by applying a positive voltage to the metal layer, the width and length of the Schottky barrier extending between the slits can be significantly reduced, thus significantly increasing the conductivity between the emitter and the collector. Thus, by applying a voltage to the tungsten layer, which functions as a type of gate electrode, the conductivity of the channel between the emitter and the collector can be significantly increased.

Ｊ、　Ｎ１５ｈｉｚａｖａ他”Ｆｉｅｌｄ−Ｅｒｆｅｃ
ｔ　ＴｒａｎｓｆｓｔｏｒＶｅｒｓｕｓ　Ａｎａｌｏｇ
　Ｔｒａｎｓｉｓｔｏｒ（Ｓｔａｔｉｃ　Ｉｎｄｕｃｔ
ｉｏｎＴｒａｎｓｉｓｔｏｒ）”、　ＩＥＥＥ　Ｔｒａ
ｎｓａｃｔｉｏｎｓ、　　Ｍｏ１．　ＥＤ−２２゜ｐｐ
、　１８５−１９７（１９７５）は、エピタキシャル成
長によるゲート又はグリッドを有する別のＰＥＴを開示
している。−例によると、ソース及びドレーン間の縦型
配置チャネルはゲートに負バイアスを印加することによ
りピンチオフされなければならず、別の例では、縦型チ
ャネルはゲートバイアス電圧を印加することなくピンチ
オフされる。Ｂ、Ｊ、Ｂａｌｉｇａ名義の米国特許第４
４６６１７３号（１９８４年）は、深い溝をエツチング
しこの溝を逆導電型のシリコンで充填するようにプレー
ナ型のエピタキシャル成長を使用することにより形成さ
れた埋込型のグリッドを有する全結晶質ＦＥＴを開示し
ている。J, N15hizava et al.”Field-Erfec
tTransfstorVersus Analog
Transistor (Static Induct)
ionTransistor)”, IEEE Tra
nsactions, Mo1. ED-22゜pp
, 185-197 (1975) discloses another PET with an epitaxially grown gate or grid. - According to an example, the vertically arranged channel between the source and the drain must be pinched off by applying a negative bias to the gate, and in another example, the vertical channel can be pinched off without applying a gate bias voltage. Ru. U.S. Patent No. 4 in the name of B. J. Baliga
No. 466,173 (1984) describes an all-crystalline FET with a buried grid formed by etching deep trenches and using planar epitaxial growth to fill the trenches with silicon of the opposite conductivity type. Disclosed.

前記ＮｉＮ１５ｈｉｚａの文献は更に、静電誘導トラン
ジスタ（ＳＩＴ）の原理を使用して構成されたサイリス
タ構造を開示しており、この構造はダイオードのｎ型半
導体部分に埋込まれたライン又はメツシュ型ゲートを備
える順バイアスダイオードから構成されている。Ｄ、Ｅ
、Ｈｏｕｓｔｏｎ他”Ａ　Ｆｉｅｌｄ　Ｔｅｒ＋＋＋１
ｎａｔｅｄＤｉｏｄｅ”、’ＩＥＥＥ　Ｔｒａｎｓａｃ
ｔｉｏｎｓ、　　Ｍｏ１．　ＥＤ−２３，ｐｐ。The NiN15hiza document further discloses a thyristor structure constructed using the static induction transistor (SIT) principle, which consists of a line or mesh type gate embedded in the n-type semiconductor part of the diode. It consists of a forward biased diode with D,E
, Houston et al.”A Field Ter+++1
'IEEE Transac
tions, Mo1. ED-23, pp.

９０５−９１１（１９７６）は、電界末端型ダイオード
（ＦＴＤ　：Ｆｉｅｌｄ　Ｔｅｒｍｉｎａｔｅｄ　Ｄｉ
ｏｄｅ）及び電界制御型サイリスタ（ＦＣＴ）と呼称さ
れる２種類のある程度類似したサイリスクデバイスを開
示している。これらの３端子型デバイスはいずれもｐ＋
型アノード、ｎ−型ベース及びｎ”型カソードを有して
いる。ＦＣＴはｎ−型ベースに埋込まれたｐ型のグリッ
ドを含んでいる。905-911 (1976) is a field-terminated diode (FTD).
Two types of somewhat similar thyristor devices are disclosed, referred to as field-controlled thyristors (FCTs) and field-controlled thyristors (FCTs). Both of these three-terminal devices are p+
The FCT includes a p-type grid embedded in an n-type base.

ＦＴＤは、ｎ−型ベースに隣接するｐ型グリッドを含ん
でいる。いずれのデバイスも、標準ホトリソグラフィ、
拡散及びエピタキシャル技術を使用して結晶形態で製造
されている。デバイスがオン状態にある時、アノード及
びカソード接合は順方向にバイアスされ、グリッドコン
タクトは開いている。The FTD includes a p-type grid adjacent to an n-type base. Both devices use standard photolithography,
Manufactured in crystalline form using diffusion and epitaxial techniques. When the device is in the on state, the anode and cathode junctions are forward biased and the grid contact is open.

アノード及びカソード間のｎ−型ベース領域に注入され
た正孔及び電子はこの領域の抵抗率を低下させ、低いオ
ン状態の電圧効果をもたらす。デバイスを遮断するため
には、カソードに関して逆方向のバイアスをグリッドに
加える。こうしてグリッドは正孔の有効なコレクタとな
るので、アノードからカソードへの電流はグリッドに向
けられる。Holes and electrons injected into the n-type base region between the anode and cathode reduce the resistivity of this region, resulting in a lower on-state voltage effect. To shut off the device, apply a reverse bias to the grid with respect to the cathode. The grid thus becomes an effective collector of holes, so that current from the anode to the cathode is directed into the grid.

然しなから、開示のＦＴＤは、グリッドにより運搬され
得る電流ｍを制限するフィンガの長さ方向に沿う抵抗降
下により、電流を十分に遮断することができない。印加
されるグリッドバイアスが十分大きいならば、グリッド
に隣接するｎ型材料は自由キャリアを取り去られるので
、デプレッション領域はカソードの下で一致し、ポテン
シャル障壁を形成する。こうして形成されたポテンシャ
ル井戸は、電子をカソードに注入させないようにする電
子に対する障壁を構成する。電子のソースがないので、
正孔はアノードに注入され得ず、従ってデバイスは順方
向に閉塞された状態に維持される。However, the disclosed FTD is unable to adequately block current due to the resistive drop along the length of the fingers, which limits the current m that can be carried by the grid. If the applied grid bias is large enough, the n-type material adjacent to the grid is stripped of free carriers so that the depletion region coincides under the cathode and forms a potential barrier. The potential well thus formed constitutes a barrier to electrons that prevents them from being injected into the cathode. Since there is no source of electrons,
Holes cannot be injected into the anode, so the device remains blocked in the forward direction.

Ｂ、Ｊ、Ｂａｌｉｇａ、”Ｇｒｉｄ　Ｄｅｐｔｈ　Ｄｅ
ｐｅｎｄｅｎｃｅ　Ｏｆ　ＴｈｅＣｈａｒａｃｔｅｒｉ
ｓｔｉｃｓ　ｏｆ　Ｖｅｒｔｉｃａｌ　Ｃｈａｎｎｅｌ
　ＦｉｅｌｄＣｏｎｔｒｏｌｌｅｄ　Ｔｈｙｒｉｓｔｏ
ｒｓ”、　５ｏｌｉｄ−８ｔａｔｅ　Ｅｌｅｃｔｒｏ−
ｎｉｃｓ、　　Ｖｏｌ、　２２．　ｐｐ、　２３７−２
３９（１９７９）は、コノようなデバイスのグリッドの
深さを増加させると、示差的閉塞利得が指数関数的に増
加し且つ遮断時間か著しく減少することを報告している
。B., J., Baliga, “Grid Depth De.
pendence of the character
Sticks of Vertical Channel
Field Controlled Thyristo
rs”, 5solid-8tate Electro-
nics, Vol, 22. pp, 237-2
39 (1979) report that increasing the grid depth of a Kono-like device increases the differential occlusion gain exponentially and significantly decreases the occlusion time.

単接合型トランジスタは、高インピーダンスのオフ状態
と低インピーダンスのオン状態とを有する３端子デバイ
スである。該トランジスタは、１個のエミッタ接合と、
いずれらｎ型であり得る半導体材料部分と接触する２個
のベースオーミックコンタクトとを有している。常態に
おいて逆バイアスされているエミッタ接合は、順バイア
スされると半導体部分に正孔を注入し、エミッタ接合及
びより負のベース間のバ一部の導電率を増加させること
によってデバイスを導通させる。A single-junction transistor is a three-terminal device that has a high impedance off state and a low impedance on state. The transistor has an emitter junction;
and two base ohmic contacts in contact with portions of semiconductor material, both of which may be of n-type. The normally reverse biased emitter junction, when forward biased, injects holes into the semiconductor portion, causing the device to conduct by increasing the conductivity of the emitter junction and the more negative base-to-base bar portion.

上記サイリスクデバイスは単接合型１〜ランジスタと同
様に、デバイスの活性領域の少なくとも一部において作
動的に有効な量の両極性のキャリアから構成される電流
を利用するものである。然しなから、これらのサイリス
クデバイスはデブレッショ〉′モードでしか作動せず、
換言するならグリッド乃至ゲー１へに印加される電界は
この印加電界の不在下の状態から総電流を減少させる機
能しかもたない。Similar to single-junction transistors, the thyrisk device utilizes a current comprised of an operatively effective amount of bipolar carriers in at least a portion of the active region of the device. However, these thyrisk devices only operate in depressive mode;
In other words, the electric field applied to the grid or gate 1 only serves to reduce the total current from the state in the absence of this applied electric field.

上記１〜ランジスタデバイスは、最近の半導体産業の１
」覚ましい成長によって立証されるように多くの目的に
有効であると認められている。然しなから、上記トラン
ジスタテクノロジーのほとんどに欠点かある。例えは今
日製造されている大部分のトランジスタは、−／Ｒに結
晶基板上にしか形成することかできない結晶半導体材料
から形成されている。現状では結晶基板は直径６インチ
未満に寸法が限定されており、大面積フラットパネルデ
ィスプレイ又は超大規模集積回路の製造に所望されてい
るような非常に大面積の集積回路用として結晶トランジ
スタを使用することは著しく制限されている。上記トラ
ンジスタのほとんどは固体電子工学の文献中に示されて
いる。従って、これらのトランジスタには上記及び他の
制限がある。例えば、上記透過型ベーストランジスタは
結晶基板上にしか構成できないばかりでなく、ゲート電
極中に形成された金属フィンガ間及び該フィンガ上に結
晶質導電チャネルを形成するためには、比軸的複雑で低
速でありしかも高温のエピタキシャル成長工程を使用し
なければならない。The above 1~ transistor device is one of the recent semiconductor industry
” has been recognized as effective for many purposes as evidenced by its impressive growth. However, most of the above transistor technologies have drawbacks. For example, most transistors manufactured today are formed from crystalline semiconductor materials that can only be formed on -/R crystalline substrates. Currently, crystalline substrates are limited in size to less than 6 inches in diameter, making the use of crystalline transistors for very large area integrated circuits, such as those desired in the manufacture of large area flat panel displays or very large scale integrated circuits. is severely restricted. Most of the above transistors are shown in the solid state electronics literature. Therefore, these transistors have these and other limitations. For example, the above-mentioned transmission type base transistor can not only be constructed on a crystal substrate, but also requires a relatively complex process in order to form a crystalline conductive channel between and on the metal fingers formed in the gate electrode. A slow yet high temperature epitaxial growth process must be used.

アモルファスシリコン合金のような非結晶質半導体材料
のトランジスタを製造することも試みられている。ここ
で「アモルファス」なる用語は、短距離中距離秩序又は
場合によってはある程度の結晶含有部分、場合によって
は微結晶質材料を含むか否かに拘わらず、長距離無秩序
（不規則性）を有する合金又は材料の意である。このよ
うなトランジスタは一般に堆積された導電性、絶縁性及
びアモルファス半導体材料の薄膜から形成されており、
従ってしばしば薄膜トランジスタもしくはＴＰＴと呼称
される。このようなＴＰＴは一般に、ゲートが２個の電
流路電極間の導電チャネルから絶縁されたトランジスタ
であり、常態において非導通のチャネルを導通させるよ
う導電チャネル中のフェルミ準位を十分シフトさせるた
めには、ゲートに電圧を印加しなければならない。本願
出願人はＴＰＴ分野の発展に寄与してきた。例えば米国
特許４５４３３２０号及び４５４７７８９号、英国特許
第２０６７３５３号及びヨーロッパ特許出願第０１６６
２６１号（１９８６年１月２日公開）を参照されたい。Attempts have also been made to fabricate transistors of amorphous semiconductor materials such as amorphous silicon alloys. The term "amorphous" here refers to having short-range medium-range order or possibly some degree of crystalline content, possibly long-range disorder, with or without microcrystalline material. It means alloy or material. Such transistors are generally formed from deposited thin films of conductive, insulating, and amorphous semiconductor materials;
Therefore, they are often called thin film transistors or TPTs. Such TPTs are generally transistors in which the gate is insulated from the conducting channel between two current path electrodes in order to shift the Fermi level in the conducting channel sufficiently to cause the normally non-conducting channel to conduct. must apply a voltage to the gate. The applicant has contributed to the development of the TPT field. For example, US Pat.
See No. 261 (published January 2, 1986).

前記米国特許は、アモルファスシリコン合金導電チャネ
ルを有する縦型トランジスタ及びアモルファスシリコン
合金から形成されるブレーナ型のＴＰＴを開示している
点において特に有益である。The US patent is particularly useful in that it discloses a vertical transistor having an amorphous silicon alloy conductive channel and a Brehner-type TPT formed from an amorphous silicon alloy.

本願出願人及び他の文献により従来開示されているＴＰ
Ｔは結晶基板又はエピタキシャル成長の使用を必要とし
ない点で著しく有利であるが、速度、電流運搬容量、総
合的性能、信頼性及びデバイスの製造の容易さを改良す
る要求が高まりつつあり、これか本発明を企図するに至
った最大の理由である。TPs previously disclosed by the applicant and other documents
Although T has significant advantages in that it does not require the use of crystalline substrates or epitaxial growth, the increasing demand for improvements in speed, current carrying capacity, overall performance, reliability, and ease of device fabrication has made this an attractive option. This is the biggest reason why the present invention was conceived.

発明の要約 従来の電界効果トランジスタは一般に上述のように作動
し、即ちＭＯＳＦ　ＥＴの場合のようにバンドを曲げる
ことによってキャリアの体積密度を変化させることによ
り、或いはＪＰＥＴ又はＭＥＳＦＥＴの場合のようにチ
ャネルの常態横断面をピンチオフするこ電流路に沿って
伸延しており典型的には電流路に垂直に突出する電界を
使用して電子及び正孔のプラズマと見なされれる両極性
電流の密度及び／又は断面積を変調することもできるこ
とをコンビュータソミュレーションによって理論面から
、また固体デバイスを作成することにより実験面から立
証した。SUMMARY OF THE INVENTION Conventional field effect transistors generally operate as described above, either by changing the volume density of the carriers by bending the band as in the case of MOSFETs, or by changing the volume density of the carriers by bending the carriers as in the case of JPETs or MESFETs. Using an electric field extending along the current path and projecting typically perpendicular to the current path to pinch off the normal cross-section of the current path, the density and/or polarity of the bipolar current can be considered as a plasma of electrons and holes. Alternatively, we demonstrated that the cross-sectional area can also be modulated from a theoretical perspective using computer simulation, and from an experimental perspective by creating a solid-state device.

本発明の新規電子デバイスは、好ましくは電流運搬用電
極間の半導体材料部分中の両極性電流を有する電界効果
トランジスタとして構成されている。従って本発明の新
規ＦＥＴは二重注入ＦＥＴもしくはＤＩＦＥＴと呼称さ
れ得る。本発明のＤＩＦＥＴの半導体部分中の両極性電
流は、好ましくは絶縁ゲート乃至グリッドから成るデバ
イスの制御電極に電圧が印加された時に生成される電界
によって制御される。本発明のＤＩＦＥＴは形状及び構
造に応じてエンハンスメントモード、デプレッションモ
ード又は両方のモードで作動し得る。ここでは多くの可
能な構造のうちのいくつかと本発明の新規デバイスの作
動モードについて簡単に説明する。The novel electronic device of the invention is preferably configured as a field effect transistor with bipolar currents in the portion of the semiconductor material between the current carrying electrodes. The novel FET of the present invention may therefore be referred to as a double injection FET or DIFET. The bipolar current in the semiconductor portion of the DIFET of the present invention is controlled by the electric field generated when a voltage is applied to the control electrode of the device, which preferably consists of an insulated gate or grid. The DIFET of the present invention may operate in enhancement mode, depletion mode, or both modes depending on the shape and construction. Here we briefly discuss some of the many possible configurations and modes of operation of the novel device of the invention.

本発明は、第１及び第２の電極と、該第１及び第２の電
極間に電流路を形成するべく配置された半導体材料部分
と、外部から印加される電圧（ａｐｐｌｉｅｄ　ｖｏｌ
ｔａｇｅ）に応答して電流路に両極性キャリアを注入す
るための手段とを有する固体電子デバイスを提供するも
のである。いくつかの好適具体例においてこの電子デバ
イスは更に、電流路中の両極性電流を増加させるべく実
質的に電流路の長さに沿って電界を加えるための電界手
段を含んでいる。電界手段によって加えられる電界（ｅ
ｘ　−ｅｒｔｅｄ　ｅｌｅｃｔｒｉｃ　Ｉ’１ｅｌｄ）
は印加電圧（ａｐｐｌｉｅｄ　ｖｏｉｔａｇｅ）により
誘導される電界と異なっており、典型的には電流路中の
両極性電流の公称方向を実質的に横切るように形成され
る。印加電界は、好ましくは第１及び第２の電極に印加
される電圧から独立した印加制御電圧を受け取るように
構成された少なくとも１個の制御電極により生成され得
る。The present invention includes first and second electrodes, a semiconductor material portion arranged to form a current path between the first and second electrodes, and an externally applied voltage.
and a means for injecting bipolar carriers into a current path in response to a current path. In some preferred embodiments, the electronic device further includes electric field means for applying an electric field substantially along the length of the current path to increase the bipolar current in the current path. The electric field applied by the electric field means (e
x-erted electric I'1eld)
is distinct from the electric field induced by an applied voltage and is typically formed substantially transverse to the nominal direction of bipolar current in the current path. The applied electric field may be generated by at least one control electrode configured to receive an applied control voltage, preferably independent of the voltages applied to the first and second electrodes.

制御電極は、実質的に第１及び第２の電極間の電流路の
長さに沿って且つ該電流路に密接に近接するように伸延
させる必要がある。The control electrode should extend substantially along the length of and in close proximity to the current path between the first and second electrodes.

いくつかの好適具体例において、本発明の電子デバイス
は、第１及び第２の電極と、該第１及び第２のｍＦＸ間
の電流路中に形成された半導体材料部分と、外部から印
加された電圧に応答して電流路に両極性電流を注入する
ための手段とを有する固体発光デバイスである。このよ
うな発光デバイスの具体例は更に、電流路に正孔及び電
子の輻射再結合を生せしめて有効な発光レベルをもたら
すように、電流路の少なくとも一部に沿って電界を印加
するための電界手段を含んでいる。この具体例で印加さ
れる電界ら又、第１及び第２の電極間に印加される電圧
によって誘導される電界と異なっている。In some preferred embodiments, electronic devices of the present invention include first and second electrodes, a portion of semiconductor material formed in a current path between the first and second mFX, and an externally applied and means for injecting a bipolar current into a current path in response to a voltage applied to the solid state light emitting device. Embodiments of such light emitting devices further include applying an electric field along at least a portion of the current path to cause radiative recombination of holes and electrons in the current path to provide an effective light emission level. Contains electric field means. The electric field applied in this embodiment is also different from the electric field induced by the voltage applied between the first and second electrodes.

本発明の電子デバイスは、夫々制御電極及び電流路間の
漏れ電流を最小化するための障壁手段を含み得る。障壁
手段は、制御電極及び電流路間に配置された絶縁材料を
含み得、ショットキー障壁又は逆バイアス半導体−半導
体接合であり得る。The electronic device of the invention may include barrier means for minimizing leakage current between the control electrode and the current path, respectively. The barrier means may include an insulating material disposed between the control electrode and the current path and may be a Schottky barrier or a reverse biased semiconductor-semiconductor junction.

第１及び第２の電極間に電圧が印加されている状態で電
界手段によって電界が加えられると、電流の有効導電率
は変化する。具体的には、電界手段は電流路の少なくと
も一部において両極性のキャリアの密度を増加させる。When an electric field is applied by the electric field means with a voltage applied between the first and second electrodes, the effective conductivity of the current changes. Specifically, the electric field means increases the density of bipolar carriers in at least a portion of the current path.

両極性のキャリアの密度が増加すると第１及び第２の電
極間の導電率が増加する。両極性のキャリアの密度が増
加すると、デバイス構造に応じて第１及び第２の電極間
に増進された導電チャネルが構成され得る。半導体部分
が実質的な数の欠陥状態を含んでいるならば、高密度の
キャリアは導電ヂャネル内の欠陥状態の実質的部分を充
たし得る。多くのＤＩＦＥＴ具体例の場合、電流路内の
電流は電流路内の荷電キャリアの再結合速度に実質的に
等しい。ＤＩＦＥＴの作動中、第１の極性のキャリアに
よる空間電荷は、典型的には第２の逆極性のキャリアに
よる空間電荷の少なくとも一部を中和する。エンハンス
メント型ＤＩＦＥＴの場合、少なくとも一方の極性のキ
ャリアの導電ヂャネルは、一般に印加電界が比較的強い
半導体部分内の電流路に沿って形成される。この導電チ
ャネルの深さは中和によって増加し得、一般に少なくと
も２倍となり得る。更に、両極性電流も中和によって増
加し得、一般に中和によって２倍となり得る。As the density of bipolar carriers increases, the conductivity between the first and second electrodes increases. The increased density of bipolar carriers may create an enhanced conduction channel between the first and second electrodes depending on the device structure. If the semiconductor portion contains a substantial number of defect states, the high density of carriers can fill a substantial portion of the defect states within the conduction channel. For many DIFET implementations, the current in the current path is substantially equal to the recombination rate of charge carriers in the current path. During operation of a DIFET, the space charge due to carriers of a first polarity typically neutralizes at least a portion of the space charge due to carriers of a second opposite polarity. In enhancement-type DIFETs, conduction channels for carriers of at least one polarity are generally formed along current paths within the semiconductor portion where the applied electric field is relatively strong. The depth of this conductive channel may be increased by neutralization, generally by at least a factor of two. Additionally, bipolar currents can also be increased by neutralization, and generally doubled by neutralization.

本発明のいくつかのＤＩＦＥＴの具体例は、空間電荷中
和を最適化するための手段を含んでいる。このようなＲ
適化手段は、第１及び第２の電極の有効面積を整合させ
るだめの手段、又は電流路から一方の極性の荷電キャリ
アを抽出するための手段を含んでいる。この最適化手段
は更に、第２の電極と第１の電極及び前記電極手段間に
伸延する電流路の部分との間の予め選択された量のオー
バーラツプを含み得、或いは電流路に第１の極性の荷電
キャリアを注入する注入速度を制御するためのバイアス
手段を含み得る。Some DIFET embodiments of the invention include means for optimizing space charge neutralization. R like this
The optimization means include means for matching the effective areas of the first and second electrodes or means for extracting charge carriers of one polarity from the current path. The optimization means may further include a preselected amount of overlap between the second electrode and the portion of the current path extending between the first electrode and said electrode means; Biasing means may be included to control the rate of injection of polar charge carriers.

本発明の発光デバイスは更に、電流路の少なくとら一部
に最適空間中和を形成するための手段を含み得る。レー
ザを発生するために、前記デバイスは更に光学キャビテ
ィを含む光学的キャビティ手段を含み得、該キャビティ
手段は発光によってキャビティ内にレーザ光を放射し、
デバイスからコヒーレントな発光を発生するように構成
されている。発光デバイスは更に、加えられろ電界を変
化させることにより発光周波数を変化させるための手段
、又は加えられる電界を変化させることにより発光の振
幅を変化させるための手段を含み得る。更に、これらの
発光デバイスは、輻射（発光性）再結合速度を増加させ
るべく電流路内に最適空間中和を形成するための手段を
含み得る。The light emitting device of the invention may further include means for creating optimal spatial neutralization in at least a portion of the current path. For generating a laser, the device may further include optical cavity means including an optical cavity, the cavity means emitting laser light into the cavity by emitting light;
The device is configured to generate coherent light emission. The light emitting device may further include means for varying the frequency of the light emission by varying the applied electric field, or means for varying the amplitude of the light emission by varying the applied electric field. Additionally, these light emitting devices may include means for creating optimal spatial neutralization within the current path to increase the rate of radiative (luminescent) recombination.

上記両極性キャリア注入手段は、典型的には第１及び第
２の電極から構成される。第１及び第２の電極の各々は
、上記半導体材料部分に一方の極性の荷電キャリアを有
効に注入するべく強くドープされた半導体材料の領域を
含み得る。該電極の各々は更に、夫々強くドープされた
半導体領域との間にオーム接触を形成する金属領域を含
み得る。The bipolar carrier injection means typically comprises first and second electrodes. Each of the first and second electrodes may include a region of heavily doped semiconductor material to effectively inject charge carriers of one polarity into the portion of the semiconductor material. Each of the electrodes may further include a metal region forming ohmic contact with a respective heavily doped semiconductor region.

本発明は更に、各種の新規構造の電界効果トランジスタ
デバイス群を提供するものであり、これらのデバイスの
多くは好ましくは縦型配置である。The present invention further provides a family of field effect transistor devices of various novel structures, many of which are preferably in a vertical configuration.

これらの新規デバイスの大部分は、２個の電流路電極と
、２個以上の電流路電極間に単極性又は両極性電流路を
形成するべく前記２個以上の電流路電極間に配置された
半導体材料部分と、トランジスタを通る単極又は両極性
電流を制御可能に可変に増進又は妨害できるように電流
路に制御可能に可変な電界を印加するべく電流路と隣接
して配置された１個以上の制御電極とを含んでいる。以
下に記載のこれらのトランジスタの各種の具体例は、単
極性電流を有する単一注入電界効果トランジスタと、以
下に説明するように両極電流と著しく増進された性能と
を有する好適な二重注入電界効果トランジスタもしくは
ＤＩＦＥＴとの２種類に分類され得る。Most of these novel devices include two current path electrodes arranged between the two or more current path electrodes to form a unipolar or bipolar current path between the two or more current path electrodes. a semiconductor material portion and one disposed adjacent the current path to apply a controllably variable electric field to the current path so as to controllably and variably enhance or impede unipolar or bipolar current through the transistor; and the control electrodes described above. Various embodiments of these transistors described below include single injection field effect transistors with unipolar current and preferred dual injection field effect transistors with bipolar current and significantly enhanced performance as described below. They can be classified into two types: effect transistors and DIFETs.

本発明の好適な両極性具体例において、トランジスタは
結晶、多結晶、微結晶又はアモルファス半導体を使用す
ることにより構成され得、該トランジスタは横型構造、
縦型構造、■字形構造又は他の任意の好適な構造であり
得る。例えばひとつの可能な構成及び構造として、横型
構造を有するモノリシック又は結晶構造が挙げられる。In preferred ambipolar embodiments of the invention, the transistor may be constructed by using crystalline, polycrystalline, microcrystalline or amorphous semiconductors, the transistor having a lateral structure,
It may be a vertical structure, a square structure or any other suitable structure. For example, one possible configuration and structure is a monolithic or crystalline structure with a lateral structure.

集積回路技術を使用してこのような構造を作成する場合
、典型的には頂部表面にトランジスタの全電極が形成さ
れる。When creating such structures using integrated circuit technology, all electrodes of the transistors are typically formed on the top surface.

他の可能な両極性トランジスタの構造として、典型的に
は基板上に形成された縦型構造を有するアモルファス構
造が挙げられ、この構造は、底部電極と、該底部電極上
に堆積された実質的にアモルファスの半導体材料部分と
、該半導体材料部分上に形成された頂部電極とから構成
される。制御電極は頂部及び底部電極間に配置され、半
導体材料及び前記電流路の一部を挿通させる少なくとも
１個の開口部を有している。制御電極の配置及び開口部
の寸法は、該開口部内の電流路の少なくとも前記一部に
制御可能に可変な電界を印加゛できるように選択され、
こうして電流の増進又は妨害により頂部及び底部電極間
に電流が流れる。以下の記載からより明瞭になるが、両
極性具体例における制御電極は、半導体材料に注入され
る正及び負両方の（：１電キヤリアの注入速度を変調す
るために有効に使用され得、単極性具体例における制御
電極は、半導体材料に注入される負又は正いずれかの荷
電キャリアの注入速度を変調するために有効に使用され
得る。各種の縦型具体例は夫々縦型変調注入トランジス
タもしくはＶＭＩＴと呼称され得る。Other possible ambipolar transistor structures include amorphous structures, typically having a vertical structure formed on a substrate, with a bottom electrode and a substantially The semiconductor device is comprised of an amorphous semiconductor material portion and a top electrode formed on the semiconductor material portion. A control electrode is disposed between the top and bottom electrodes and has at least one opening through which the semiconductor material and a portion of the current path pass. the arrangement of the control electrodes and the dimensions of the aperture are selected to enable a controllably variable electric field to be applied to at least the portion of the current path within the aperture;
Thus, current flows between the top and bottom electrodes by enhancing or blocking the current. As will become clearer from the description below, the control electrode in the ambipolar embodiment can be effectively used to modulate the injection rate of both positive and negative (:1) charge carriers injected into the semiconductor material, Control electrodes in polar embodiments can be effectively used to modulate the injection rate of either negative or positive charge carriers injected into the semiconductor material.Various vertical embodiments can be used to control the rate of injection of either negative or positive charge carriers into the semiconductor material. It may be called VMIT.

本発明のトランジスタの両極性具体例は、個々の該当構
造に応じてエンハンスメントモード、デブレッシジンモ
ード又は又は両方のモードで作動し得る。各モードにお
いて、トランジスタの電流チャネルが実質的に導通する
かどうかは、以下に説明するように制御電極に印加され
る特定のゲート電圧の有無又はゲート電圧のレンジによ
って基本的に決定される。Bipolar embodiments of the transistors of the present invention may operate in enhancement mode, depressing mode, or both modes depending on the particular structure in question. In each mode, whether a transistor's current channel is substantially conductive is essentially determined by the presence or absence of a particular gate voltage or range of gate voltages applied to the control electrode, as explained below.

本発明のいく°つかの具体例において、制御電極は印加
されるゲート電圧の不在下でトランジスタを遮断し、ゲ
ート電圧の印加によってトランジスタを導通、即ち項部
及び底部電極間の電流を増進させる傾向のある電界を発
生するべく設計されている。他の具体例において、トラ
ンジスタは印加ゲート電圧の不在下で導通し、ゲート電
圧′の印加によってトランジスタを遮断さＵ゛、即ち頂
部及び底部電極間の電流を妨害するような電界を電流路
の一部に発生するものである。換言するなら、これらの
具体例は常態がオン又は常態がオフのトランジスタを作
成するために使用され得る。電流憑は以下に更に説明す
るように、ゲートに選択電圧を印加することにより個々
の具体例に応じて増進又は妨害され得るので、ゲートが
１又は複数の開口部内にトランジスタの主電流の流れを
制限する物理的障害となるような具体例に関して本文中
で使用している「制御可能に可変な」という表現は、常
態がオン又はオフである両方の動作形態を包含するもの
である。In some embodiments of the invention, the control electrode tends to block the transistor in the absence of an applied gate voltage and to cause the transistor to conduct, i.e., to enhance current between the top and bottom electrodes, upon application of the gate voltage. It is designed to generate a certain electric field. In other embodiments, the transistor conducts in the absence of an applied gate voltage, and the application of a gate voltage 'blocks' the transistor, i.e., creates an electric field in the current path that disrupts the current flow between the top and bottom electrodes. This occurs in some parts of the body. In other words, these embodiments can be used to create normally on or normally off transistors. Current flow may be enhanced or impeded, depending on the particular implementation, by applying selected voltages to the gate, as described further below, so that the gate directs the main current flow of the transistor within the aperture or openings. The term "controllably variable," as used herein with respect to the limiting physical impediment embodiment, is intended to encompass both modes of operation where the normal state is on or off.

本発明のある種の具体例によると、トランジスタは実質
的に真性の半導体材料の部分を含んでおり、２個の電流
路電極は、好ましくは真性材料中に正孔よりも多くの電
子を注入する傾向のあるｎ＋型半導体材料から形成され
た電子注入用電極と、好ましくは電子よりも正孔を多く
注入する傾向のあるｐ°型材料から形成された正孔注入
用電極とを含んでいる。このような具体例において、２
個の注入用電極間に接続された半導体材料は、電子及び
正孔の両方が電流の流れに寄与するような両極性電流路
を形成する。このような両極性トランジスタは、単掻性
の同様のデバイスに比較して著しく大きい１オン」電流
を有する傾向がある。このような両゛極性もしくは二重
注入型の具体例の場合、制御電極は、電流路の一部に制
御可能に可変な電界を印加し、従って２個の注入用電極
間における電子及び正孔両方の流れを制御可能に可変に
妨害又は増進するべく、両極性電流路の少なくとも一部
、好ましくは実質的に全部に隣接するように配置されて
いる。両極性電流を制御可能に可変に妨害又は増進する
ために通例又は排他的に使用すべき好適な両極性具体例
は、上記型の縦型構造を有するアモルファストランジス
タとして形成される。According to certain embodiments of the invention, the transistor includes a portion of substantially intrinsic semiconductor material, and the two current path electrodes preferably inject more electrons than holes into the intrinsic material. an electron injection electrode formed from an n+ type semiconductor material that tends to inject more holes than electrons; and a hole injection electrode formed from a p° type material that preferably tends to inject more holes than electrons. . In such a specific example, 2
The semiconductor material connected between the injection electrodes forms an ambipolar current path in which both electrons and holes contribute to current flow. Such ambipolar transistors tend to have significantly higher 1"on" currents than similar devices that are unidirectional. In such bipolar or dual injection embodiments, the control electrode applies a controllably variable electric field to a portion of the current path, thus controlling the flow of electrons and holes between the two injection electrodes. It is positioned adjacent at least a portion, preferably substantially all, of the bipolar current path to controllably and variably impede or enhance both flows. A preferred bipolar embodiment to be used normally or exclusively for controllably variable blocking or enhancement of bipolar currents is formed as an amorphous transistor with a vertical structure of the type described above.

両極性電流を制御可能に可変に増進するために通例又は
排他的に使用されるべき具体例の好適な構造は、アモル
ファス、結晶、多結晶又は微結晶の横型に配置された絶
縁ゲート電界効果トランジスタである。An example preferred structure to be used typically or exclusively for controllably variable enhancement of bipolar currents is an amorphous, crystalline, polycrystalline or microcrystalline laterally arranged insulated gate field effect transistor. It is.

本発明の全具体例が前述の両極性もしくは二重注入型に
相当する訳ではない。本文中では縦型構造としてのみ示
される単一注入具体例では、頂部及び底部電極のいずれ
ら電流路の半導体材料部分に実質的に同一極性の荷電キ
ャリアのみを注入する性質を有している。本発明のこの
ような具体例は単極性具体例とも呼称され得る。このよ
うな具体例の場合、２個の電流路電極は、実質的に真性
の半導体材料から形成される電流路と接触するｎ＋（又
はｐ’）型半導体材料の層を有していることが好ましい
。Not all embodiments of the invention correspond to the bipolar or dual injection type described above. The single injection embodiment, shown herein only as a vertical structure, has the property of injecting only charge carriers of substantially the same polarity into the semiconductor material portion of the current path, both the top and bottom electrodes. Such embodiments of the invention may also be referred to as unipolar embodiments. In such embodiments, the two current path electrodes may have a layer of n+ (or p') type semiconductor material in contact with the current path formed from a substantially intrinsic semiconductor material. preferable.

本発明の単−注入及び二重注入具体例の双方のおいて、
電流路の半導体材料は真性又はドープされた半導体材料
、例えば状態密度低下成分として水素又はフッ素或いは
好ましくは水素及びフッ素の両方を含有するアモルファ
スシリコン合金から形成されろことが好ましい。In both the single-injection and dual-injection embodiments of the invention,
Preferably, the semiconductor material of the current path is formed from an intrinsic or doped semiconductor material, such as an amorphous silicon alloy containing hydrogen or fluorine or preferably both hydrogen and fluorine as density-of-state reducing components.

本発明のある種の具体例において、制御電極は電流路の
半導体材料と共に整流接合を形成する材料から形成され
ている。このような具体例のあるものでは、電流路は制
御電極の１又は複数の開口部を通−って伸延しており、
該開口部は、制御電極の整流接合により発生した電界が
制御電極に外部電圧を印加することなく該開口部を通っ
て伸延するように十分狭く形成され得る。このようなト
ランジスタは制御電極に印加される電圧の不在下で遮断
される傾向がある。別の具体例では、制御電極の全部又
は大部分を電流路から絶縁するために１個以上の電気的
絶縁材料層が使用される。In certain embodiments of the invention, the control electrode is formed from a material that forms a rectifying junction with the semiconductor material of the current path. In some such embodiments, the current path extends through one or more apertures in the control electrode;
The aperture may be formed narrow enough so that the electric field generated by the rectifying junction of the control electrode extends through the aperture without applying an external voltage to the control electrode. Such transistors tend to shut down in the absence of a voltage applied to the control electrode. In another embodiment, one or more layers of electrically insulating material are used to insulate all or most of the control electrode from the current path.

本発明のある種の縦型具体例において、制御電極の開口
部の寸法及び制御電極と２個の電流路電極との間の間隔
の各々は、頂部及び底部電極に印加される電圧により限
定されるレンジ内の電圧を制御電極に印加することによ
り、トランジスタが実質的にオンの状態から実質的にオ
フの状態又は実質的にオフの状態から実質的にオンの状
態に変化し得るように選択される。本発明のある種の横
型具体例では、電流路電極間の電流チャネルの長さに沿
って選択された位置で電流チャネルに隣接するようにゲ
ート電極を横断方向に配置することにより、同じ結果が
得られる。In certain vertical embodiments of the invention, the size of the opening in the control electrode and the spacing between the control electrode and the two current path electrodes are each limited by the voltages applied to the top and bottom electrodes. the transistor is selected such that the transistor can be changed from a substantially on state to a substantially off state or from a substantially off state to a substantially on state by applying a voltage to the control electrode within a range of be done. In certain lateral embodiments of the invention, the same result is achieved by transversely positioning the gate electrode adjacent the current channel at selected locations along the length of the current channel between the current path electrodes. can get.

本発明のある種の縦型具体例では、制御電極は半導体材
料層を介して相互に分離するように上下に配置された２
個の層から構成され、制御電極層の各々は￥ｊｉ流路を
挿通させる少なくとも１個の開口部を含んでいる。この
ような具体例では、制御電極の２層の開口部は開口部を
通る有効通過長さを増加するべく相互にずらして配置さ
れ得る。更に必要に応じて、２層間の通路の部分は２層
の各々の開口部よりも実質的に狭く形成され得る。本発
明のある種の横型具体例において制御電極は、該制御電
極内に２層を有すると実質的に同一の結果を得るように
、相互に離間しており導電チャネルと隣接し且つヂャネ
ルの長さを横切るように配置された２個の横方向ストリ
ップ又は領域を含み得る。In certain vertical embodiments of the invention, the control electrodes include two control electrodes arranged one above the other separated from each other by a layer of semiconductor material.
Each of the control electrode layers includes at least one opening through which the \ji flow path is inserted. In such embodiments, the apertures in the two layers of control electrodes may be staggered relative to each other to increase the effective passage length through the apertures. Further, if desired, the portion of the passageway between the two layers may be formed substantially narrower than the opening in each of the two layers. In certain lateral embodiments of the invention, the control electrodes are spaced apart from each other and adjacent to and along the length of the conductive channel to achieve substantially the same result as having two layers within the control electrode. It may include two lateral strips or regions disposed across the length.

本発明の更に別の具体例において、トランジスタは相互
に電気的に分離され且つ夫々分離した電気入力を有する
複数の制御電極を含んでいる。このような具体例では、
制御電極の各々はトランジスタを多重入力論理ゲートと
して機能させ得るように、電流路の一部に制御可能に可
変な電界を印加するべく配置されている。In yet another embodiment of the invention, the transistor includes a plurality of control electrodes that are electrically isolated from each other and each have a separate electrical input. In such a specific example,
Each of the control electrodes is arranged to apply a controllably variable electric field to a portion of the current path to enable the transistor to function as a multiple input logic gate.

本発明の以上及び他の態様、特徴及び利点は、添付図面
に関する以下の記載及び特許請求の範囲に明示される。These and other aspects, features, and advantages of the invention are set forth in the following description and claims with reference to the accompanying drawings.

好適具体例の詳細な説明 本発明の種々の態様を一般的な順序で列挙すると、便宜
上いずれもＶＭＩＴと呼称され得る縦型単極性トランジ
スタ及び横型両極性トランジスタ、種々のＶＭＩＴの作
成方法、種々の論理機能を実現するためのＶＭＩＴ構造
、アモルファス半導体材料から構成された横型両極性ト
ランジスタ構造、電場発光型を含む４端子型両極性トラ
ンジスタ、及び結晶半導体により構成される横型両極性
トランジスタ構造か挙げられる。但し好適具体例に関す
る以下の説明において、本発明の実施は明細書に記載の
特定のトランジスタ及び方法に限定されないものと理解
されるべきである。DETAILED DESCRIPTION OF PREFERRED EMBODIMENTS Various aspects of the invention are listed in general order: vertical unipolar transistors and lateral bipolar transistors, both of which may be conveniently referred to as VMITs, various methods of making VMITs, various Examples include a VMIT structure for realizing a logic function, a lateral ambipolar transistor structure made of an amorphous semiconductor material, a 4-terminal ambipolar transistor including an electroluminescent type, and a lateral ambipolar transistor structure made of a crystalline semiconductor. . However, in the following description of preferred embodiments, it is to be understood that the practice of the invention is not limited to the particular transistors and methods described herein.

第１図は本発明のトランジスタ４０を示している。FIG. 1 shows a transistor 40 of the present invention.

トランジスタ４０は基板４２上に堆積された材料から形
成される縦型薄膜トランジスタであり、該基板はガラス
を含む広範な種類の材料から形成され得る。基板４２上
には金属導電層４４が堆積されており、該層はトランジ
スタ４０の２個の電流路電極の一方を形成するために使
用される。金属層４４は例えばモリブデン、クロム又は
アルミニウムであり得る。Transistor 40 is a vertical thin film transistor formed from material deposited on a substrate 42, which can be formed from a wide variety of materials, including glass. A metal conductive layer 44 is deposited on substrate 42 and is used to form one of the two current path electrodes of transistor 40. Metal layer 44 can be, for example, molybdenum, chromium or aluminum.

金属層４４の上には、ｎ“型又はｐ１型のいずれかにド
ープされたアモルファスシリコン合金層４６が堆積され
ている。層４６の頂部には、実質的に真性のアモルファ
スシリコン合金層４８が堆積されており、該層はトラン
ジスタ４０の導電チャネル又は電流路を形成している（
便宜上、以下の記載ではしばしば層４８をｉ　−ａ　−
８ｔ、真性層又は単純にｉ層と呼称する。）。１層４８
内には、グリッドの形態であり得るゲート層５０が配置
されている。第１図の本発明の具体例では、ゲート層は
層４８の半導体材料と整流接合を形成する材料から形成
されている。ゲート５０の材料は白金のような金属から
構成され得、層４８の真性材料と共にショットキー障壁
を形成するか、或いは該材料との間に整流半導体接合を
形成するドープされた半導体材料から形成され得る。Deposited over the metal layer 44 is an amorphous silicon alloy layer 46 doped either n" or p1. On top of layer 46 is a substantially intrinsic amorphous silicon alloy layer 48. the layer forming the conductive channel or current path of transistor 40 (
For convenience, in the following description layer 48 is often referred to as i-a-
8t, called the intrinsic layer or simply the i layer. ). 1 layer 48
A gate layer 50, which can be in the form of a grid, is arranged therein. In the embodiment of the invention shown in FIG. 1, the gate layer is formed from a material that forms a rectifying junction with the semiconductor material of layer 48. The material of the gate 50 may be comprised of a metal such as platinum, forming a Schottky barrier with the intrinsic material of layer 48, or formed of a doped semiconductor material forming a rectifying semiconductor junction therewith. obtain.

ゲート５０は開口部５１を含む層として形成されており
、該開口部内には層４８の半導体材料が伸延している。Gate 50 is formed as a layer that includes an opening 51 into which the semiconductor material of layer 48 extends.

層４８上にはドープされたアモルファスシリコン合金の
第２の層５２が配置されている。以下に述べるように、
この層はｎ４又はｐ“型の材料のいずれかから形成され
得る。最後に層５２上には、トランジスタの第２の電流
路電極を形成するべくモリブデン、クロム又はアルミニ
ウム金属のような導電性材料の層５４が堆積される。Disposed over layer 48 is a second layer 52 of doped amorphous silicon alloy. As stated below,
This layer can be formed from either n4 or p" type material. Finally, on layer 52, a conductive material such as molybdenum, chromium or aluminum metal is applied to form the second current path electrode of the transistor. A layer 54 of is deposited.

トランジスタ４０の各層の厚さは、所望の電気的特性を
得るべく調整され得る。金属電極層４４及び５４は関連
するオーム接触層４６及び５２に有効に導通するに十分
な厚さでなければならない。はとんどの用途では５００
〜３０００オングストロームの厚さで十分である。オー
ム接触層４６及び５２は５００オングストローム以下で
よい。層４８が薄いと電流注入が増加し、層の厚さが増
加すると電圧に耐える能力が増加するので、一般に真性
層４８の厚さはこの両方の均衡を考慮して決定すべきで
ある。真性アモルファスソリコン合金は半導体に故障が
ない限りミクロン当たり約５０ボルトの電圧に耐え得る
ので、層４８の厚さが１ミクロンのデバイスはほとんど
の低電圧用途に十分な動作をもたらす。ゲート層５０の
厚さは、トランジスタ４０の所望の動作特性に従って変
化させ得る。好ましくはゲートは、その導電率が各部分
に比較的均一の電圧を維持できるように（即ちゲート層
自体内に認知される程度の電圧効果が存在しないように
するのに）十分な厚さを有するべきである。ゲートが導
電性金属から形成されている場合、２００〜１０００オ
ングストロームの厚さで十分である。ゲート層がドープ
された半導体材料（金属コアを含まない）から形成され
ている場合、ゲート層は多少厚くてらよい。開口部５１
の所望の形状、特に開口部の幅もゲート層５０のｊ７さ
の選択に影響し得る。従って開口部５１の寸法は０．２
〜３ミクロンから数ミクロンの範囲であり得る。The thickness of each layer of transistor 40 can be adjusted to obtain desired electrical characteristics. Metal electrode layers 44 and 54 must be thick enough to provide effective conduction to the associated ohmic contact layers 46 and 52. is 500 for most purposes.
A thickness of ˜3000 angstroms is sufficient. Ohmic contact layers 46 and 52 may be less than 500 Angstroms thick. In general, the thickness of the intrinsic layer 48 should be determined as a balance between the two, since a thinner layer 48 increases current injection, and an increased layer thickness increases its ability to withstand voltage. Since an intrinsic amorphous solicon alloy can withstand voltages of about 50 volts per micron without failure of the semiconductor, a device with a layer 48 thickness of 1 micron provides sufficient operation for most low voltage applications. The thickness of gate layer 50 may be varied according to the desired operating characteristics of transistor 40. Preferably, the gate is thick enough such that its electrical conductivity maintains a relatively uniform voltage across each section (i.e., so that there are no appreciable voltage effects within the gate layer itself). Should have. If the gate is formed from a conductive metal, a thickness of 200 to 1000 angstroms is sufficient. If the gate layer is formed from a doped semiconductor material (without a metal core), the gate layer may be somewhat thicker. Opening 51
The desired shape of the gate layer 50, particularly the width of the opening, may also influence the selection of the width of the gate layer 50. Therefore, the dimension of the opening 51 is 0.2
It can range from ~3 microns to several microns.

第２図は、開口部５１が複数の平行なスロットとして形
成されているゲート５０の一具体例を示す平面図である
。もっともこの具体例及び他のほとんどの具体例におい
て開口部５１は円形孔のような他の形状でもよく、用途
に応じて個数も１個から多数まで流動的であると理解さ
れたい。更に多数の用途において、開口部は正確に同一
寸法を存する必要がなく、或いは相互に均一に離間され
る必要かない。これらの開口部はゲート層中にある程度
任意に配置してもよい。FIG. 2 is a plan view showing an example of a gate 50 in which openings 51 are formed as a plurality of parallel slots. It should be understood, however, that in this embodiment and most other embodiments, the openings 51 may have other shapes, such as circular holes, and the number may vary from one to many, depending on the application. Furthermore, in many applications, the openings do not need to be exactly the same size or evenly spaced from each other. These openings may be arranged somewhat arbitrarily in the gate layer.

好ましくは層４６．４８及び５２のアモルファスシリコ
ン合金は、その半導体特性を改良するべく状態密度低下
材料として水素及びフッ素を含有している。ドープされ
た半導体層４６及び５２は、関連するがｎ＋型にドープ
されている場合、この層は真性半導体材料に正孔乃至正
の荷電キャリアよりも多くの電子乃至負の荷電キャリア
を注入し得る特徴を有する。他方、これらの接触層の各
々の材料がｐ＋型にドープされていると、該層は前記と
逆の特徴を有しており、即ち電子よりも多くの正孔を真
性半導体材料に注入する特徴を有している。Preferably, the amorphous silicon alloys of layers 46, 48 and 52 contain hydrogen and fluorine as density-of-state reducing materials to improve their semiconductor properties. If the doped semiconductor layers 46 and 52 are related but n+ doped, this layer may inject more electrons or negative charge carriers into the intrinsic semiconductor material than holes or positive charge carriers. Has characteristics. On the other hand, if the material of each of these contact layers is p+ doped, then the layer has the opposite characteristics, i.e. it injects more holes than electrons into the intrinsic semiconductor material. have.

トランジスタ４０を形成するために使用される材料を堆
積する方法はこの分野で既知である。大容量の連続処理
システム内で多数の回路を形成するためには、アモルフ
ァスシリコン合金を大面積基板上に多層に堆積すること
ができる。これらの回路は第１図に示す型の多数の構造
を使用するように設計され得る。アモルファスシリコン
合金回路要素を製造するための連続処理ンステムは、例
えば１９８３年８月２３日発行米国特許第４４００４０
９号「Ｐ−ドープシリコン膜の作成方法及び該方法によ
り作成されたデバイス」、１９８５年９月２４日発行米
国特許第４５４２７１１号「アモルファス半導体材料の
堆積用連続システム」、１９８３年１０月１８日発行米
国特許第４４１０５５８号「連続アモルファス太陽Ｔｉ
池製造システム」、１９８４年３月２７日発行米国特許
第４４３８７２３号「多重チャンバ堆積及び分離システ
ム及び方法」、及び１９８５年１月８日発行米国特許第
４４９２１８１号「タンデム型アモルファス光起電力セ
ルの連続製造方法及び装置」中に開示されている。これ
らの特許に開示されているように、基板は一連の堆積チ
ャンバを通って連続的に前進させられ得、各チャンバは
特定の材料の堆積用として使用される。Methods of depositing the materials used to form transistor 40 are known in the art. To form large numbers of circuits in high-volume continuous processing systems, amorphous silicon alloys can be deposited in multiple layers on large area substrates. These circuits can be designed using numerous structures of the type shown in FIG. Continuous processing systems for manufacturing amorphous silicon alloy circuit elements are described, for example, in U.S. Pat.
No. 9, "Method for Preparing P-Doped Silicon Films and Devices Made by the Method," issued September 24, 1985, U.S. Pat. Issued US Pat. No. 4,410,558 “Continuous Amorphous Solar Ti
No. 4,438,723, “Multi-chamber Deposition and Separation System and Method,” issued March 27, 1984, and U.S. Pat. No. 4,492,181, “Tandem Amorphous Photovoltaic Cell "Continuous Manufacturing Method and Apparatus". As disclosed in these patents, a substrate can be sequentially advanced through a series of deposition chambers, each chamber being used for the deposition of a particular material.

第１図に示す層４６．４８及び５２の形成にはバッチ処
理用の単一堆積チャンバシステムの使用ら可能であるが
、好ましくは多数（多重）チャンバシステムを使用する
。多数チャンバシステムでは、例えば層４６のｎ１形ア
モルファスノリコン合金を第１ヂヤンバで堆Ｍし、層４
８の真性アモルファスシリコン合金を第２ヂヤンバで堆
積し、層５２のｎｏ又はｐ゛形アモルファスシリコン合
金を第３チヤンバで堆積する。堆積された各合金、特に
真性合金がかなり高純度を要するので、真性合金堆積チ
ャンバ内へのドープ成分の拡散を防止するために、真性
合金堆積ヂャンバの堆積環境は別のチャンバ内の好まし
くないドープ成分から隔離されるのが好ましい。While it is possible to form the layers 46, 48 and 52 shown in FIG. 1 using a single deposition chamber system for batch processing, a multiple chamber system is preferably used. In a multi-chamber system, for example, layer 46 of the n1 type amorphous silicon alloy may be deposited in the first dumper and layer 4
A layer 52 of no or p type amorphous silicon alloy is deposited in the third chamber. Since each deposited alloy, especially the intrinsic alloy, requires a fairly high purity, the deposition environment of the intrinsic alloy deposition chamber is free from undesirable doping in another chamber to prevent diffusion of doping components into the intrinsic alloy deposition chamber. Preferably, it is isolated from the components.

主として光電池の製造に関するンステムを記載した１ｉ
ｉｊ出の特許及び特許出願においては、チャンバ間の隔
離をガスケートによって行う。単一方向ガス流が該ガス
ゲートを通り、不活性ガスが該ガスゲートを通って基板
材料ウェブの周囲を「掃引」する。1i mainly describes the system related to the production of photovoltaic cells.
In the patents and patent applications issued by IJ, isolation between the chambers is provided by gaskets. A unidirectional gas flow passes through the gas gate, and an inert gas is "swept" through the gas gate and around the web of substrate material.

アモルファスシリコン合金材料はプロセスガスのグロー
放電分解によって堆積される。これらプロセスのうちで
、アモルファス半導体の連続製造には高周波エネルギグ
ロー放電プロセスが適していることか知見された。アモ
ルファス半導体合金及びデバイスを製造するための改良
方法が１９８５年５月１４日付けの米国特許第４，５１
７，２２３号「マイクロ波エネルギを使用したアモルフ
ァス半導体合金及びデバイスの製法」に開示されている
。該特許は本明細書に含まれるものとずろ。該特許の方
法では、マイクロ波エネルギを使用して反応ガスを分解
しアモルファス半導体材料の堆積を促進する。The amorphous silicon alloy material is deposited by glow discharge decomposition of a process gas. Among these processes, it was found that the high-frequency energy glow discharge process is suitable for continuous manufacturing of amorphous semiconductors. An improved method for manufacturing amorphous semiconductor alloys and devices is disclosed in U.S. Pat. No. 4,51, issued May 14, 1985.
No. 7,223, entitled "Process for Making Amorphous Semiconductor Alloys and Devices Using Microwave Energy." This patent is hereby incorporated by reference. The method of that patent uses microwave energy to decompose reactant gases and promote the deposition of amorphous semiconductor material.

該方法では、堆積速度は実質的に増加し反応ガスのフィ
ードストックの利用効率を高める。また、１９８５年５
月７日付けの米国特許第４，５１５，１０７号「光起電
力デバイス製造のための改良装置」に開示されているよ
うにグロー放電プロセスはデバイスの量産に使用できる
。該特許ら本明細書に含まれるものとする。In the method, the deposition rate is substantially increased and the efficiency of utilization of the reactant gas feedstock is increased. Also, May 1985
The glow discharge process can be used for mass production of devices, as disclosed in U.S. Pat. These patents are incorporated herein by reference.

ゲート５０は第３図に示すように真性半導体層４８に形
成され得る。第３図のごとく、層４８の一部４８ａを堆
積し、次に部分層４８ａの上にゲート５０形成材料層を
堆積する。次にゲート層５０を従来のホトリソグラフィ
ー又は電子ヒーム等の技術によってパターン通りにエッ
チし開孔５１を形成する。ここまでの処理によって部分
的に完成した第３図の如きトランジスタ４０か得られる
。更に、ゲート５０の上に真性アモルファスノリコン合
金を堆積し開孔５１を充填し層４８の一部４８ｂを形成
して第１図に示す複合層４８を得る。Gate 50 may be formed in intrinsic semiconductor layer 48 as shown in FIG. As shown in FIG. 3, a portion 48a of layer 48 is deposited and then a layer of gate 50 forming material is deposited over portion 48a. Next, the gate layer 50 is etched according to a pattern using conventional techniques such as photolithography or electron beam to form openings 51. Through the processing up to this point, a partially completed transistor 40 as shown in FIG. 3 is obtained. Further, an intrinsic amorphous silicone alloy is deposited on the gate 50 to fill the openings 51 and form a portion 48b of the layer 48 to obtain the composite layer 48 shown in FIG.

第１位置に下部電極４４との電気接触、第２位置にケー
ト電極５０との電気接触及び第３位置に上部電極５４と
の電気接触を設けるためにホトリソグラフィー技術を使
用し得ることは集積回路の製造にかかわる当業者に明ら
かであろう。また、１つの基板の上にトランジスタ４０
の如きトランジスタをホトリソグラフィ一手段によって
複数個形成し、これらトランジスタを互いに且つ別の電
子回路素子に接続してより複雑な電子回路を形成し得る
ことら集積回路の当業者には理解されよう。Photolithographic techniques may be used to provide electrical contact with the bottom electrode 44 at the first location, electrical contact with the gate electrode 50 at the second location, and electrical contact with the top electrode 54 at the third location on the integrated circuit. will be clear to those skilled in the art involved in the manufacture of. Also, a transistor 40 is placed on one substrate.
Those skilled in the art of integrated circuits will appreciate that a plurality of such transistors can be formed by photolithographic means and connected to each other and to other electronic circuit elements to form more complex electronic circuits.

第４Ａ図は、ユニポーラ形即ち型注入形の本発明のトラ
ンジスタの具体例４０ａを概略的に示す。判り易いよう
に基板４２と電流通路電極の金属層４４゜５４は省略さ
れている。この型注入形具体例においては、２つの電流
通路電極のオーミック接触を形成するドープ半導体層４
６及び５２の双方がｎ゛材料ら形成されている。前記の
ごとく、ｎ゛材料真性半導体層材料に電子を注入するに
は有効であるが、かかる材料に正孔を注入する効果はほ
とんどない。FIG. 4A schematically depicts an embodiment 40a of a unipolar or injection type transistor of the present invention. For clarity, the substrate 42 and the metal layers 44 and 54 of the current path electrodes are omitted. In this injection type embodiment, a doped semiconductor layer 4 forming an ohmic contact between the two current carrying electrodes is used.
Both 6 and 52 are formed from n' material. As mentioned above, the n' material is effective for injecting electrons into the intrinsic semiconductor layer material, but has little effect on injecting holes into such material.

その結果、ｎ″電極１つが電源の負端子に接続され別の
電極が電源の正端子に接続されていると、これら電極間
で真性半導体材料４８中に電流通路を生じる電流はほと
んど電子だけから成る。この電流が実質的に１つの極性
を６つ荷電キャリアだけから成るので第４Ａ図のデバイ
スは所謂ユニポーラデバイスである。デバイス４０ａが
第４Ａ図に示すごとく電源ＰＳに接続されると、電子流
（−１Ｄ）はソース（Ｓ）として機能する電流電極４６
からドレイン（Ｄ）として機能する電流電極５２に流れ
ろ。トランジスタ４０ａを電圧源に接続ずれば層４６を
ドレイン及び層５２をソースとして容易に機能さけ得る
ことは当業者に明らかであろう。As a result, if one n'' electrode is connected to the negative terminal of a power source and another electrode is connected to the positive terminal of a power source, the current that creates a current path in the intrinsic semiconductor material 48 between these electrodes will come almost exclusively from electrons. Since this current consists essentially of only six charge carriers of one polarity, the device of Figure 4A is a so-called unipolar device.When device 40a is connected to the power supply PS as shown in Figure 4A, the electron The current (-1D) is the current electrode 46 that functions as a source (S).
The current flows from the current to the electrode 52, which functions as a drain (D). It will be apparent to those skilled in the art that layer 46 can easily function as a drain and layer 52 as a source by connecting transistor 40a to a voltage source.

トランジスタ４０ａにおいて、ゲート電極５０は、絶縁
されていないときは、層４８の真性半導体材料と整流接
合を形成する材料から成るのが好ましい。In transistor 40a, gate electrode 50 is preferably comprised of a material that forms a rectifying junction with the intrinsic semiconductor material of layer 48 when not insulated.

この整流接合は、トランジスタを流れる電流を変調する
ために電圧がゲートに印加されるとゲート電極から層４
８の材料内への電流リークの阻止を助ける。前記のごと
くトランジスタ４０ａでは、双方の電流通路電極がｎ゛
オーミツク接触有しており、電流は実質的に電子のみか
ら成る。従って、ゲート５０に負電圧■Ｇが印加される
と、開孔５１を通る電子流に対する障壁が生じトランジ
スタ４０ａがオフになる。このため、トランジスタ４０
ａのゲート５０は好ましくは、白金の如き金属から形成
されるか、又は、層４８の包囲材料以下の電位らしくは
電圧をもつからしくは与えられると真性アモルファスシ
リコン合金と逆バイアス接合を形成するｐ゛ドープフモ
ルフアスシリコン合金如き半導体材料から成る。このよ
うにゲート５０の材料は、該ゲートを直接包囲する層４
８の部分にわたる小さい負電界Ｅを形成し、従って、第
４Ａ図に点線５４で示ず空乏領域を形成する。第４Ｂ図
はゲート５０の電位がフロートできるときに右側及び左
側の対向する２つのゲート素子５０の間の「Ｘ」方向に
沿った電界ＥＬ及びＥＲの大きさと範囲とを定性的に示
すグラフである。This rectifying junction connects the gate electrode to layer 4 when a voltage is applied to the gate to modulate the current flowing through the transistor.
8 to help prevent current leakage into the material. As described above, in transistor 40a, both current path electrodes have niomic contact and the current consists essentially only of electrons. Therefore, when a negative voltage .G is applied to the gate 50, a barrier is created to the flow of electrons through the aperture 51, turning off the transistor 40a. For this reason, the transistor 40
The gate 50 of a is preferably formed from a metal such as platinum or has a voltage potential below the surrounding material of layer 48 or forms a reverse biased junction with the intrinsic amorphous silicon alloy when applied. It consists of a semiconductor material such as a p-doped amorphous silicon alloy. Thus, the material of the gate 50 is similar to that of the layer 4 directly surrounding the gate.
8 and thus forms a depletion region, shown by dotted lines 54 in FIG. 4A. FIG. 4B is a graph qualitatively showing the magnitude and range of the electric fields EL and ER along the "X" direction between the two opposing gate elements 50 on the right and left sides when the potential of the gate 50 is allowed to float. be.

第５図から第９図では、第４Ｂ図のグラフと同様の電界
強度ＣＬ及びＥＲの定性的グラフが対向するゲート素子
５０の間に挿入されている。第５図に示すように、ゲー
ト５０に印加電圧が存在しないと電界ＥＬ及びＥＲは開
孔５１の一部にしか及ばない。従ってトランジスタ４０
ｂのチャネル５１を通る電子流は実質的に阻止されない
。しかし乍ら、第６図に示すように、ゲート５０に印加
された電圧がゲート５０を包囲する層４８の真性材料と
相対的に増加すると、開孔５１での電界Ｅ　Ｌ及びＥＲ
が増加し、その結果開孔５１のより大きい部分が通過電
子流を反発する実質的な負電界をもつ。その結果、電子
を通す開孔５１の寸法が狭くなり接触４６と５２との間
を流れる電流が減少する。第７図によれば、電極５０に
印加された負電圧が更に増加すると、負電界ＥＬ及びＥ
Ｒが結合して開孔５１全体に及び、トランジスタ４０ａ
の電流通路の電子流が実質的に遮断される。5 to 9, qualitative graphs of electric field intensities CL and ER similar to the graph of FIG. 4B are inserted between opposing gate elements 50. As shown in FIG. 5, when no voltage is applied to the gate 50, the electric fields EL and ER extend only to a portion of the aperture 51. Therefore transistor 40
Electron flow through channel 51 of b is substantially unblocked. However, as shown in FIG. 6, as the voltage applied to gate 50 increases relative to the intrinsic material of layer 48 surrounding gate 50, the electric fields E L and ER at aperture 51 increase.
increases, so that a larger portion of the aperture 51 has a substantially negative electric field that repels the passing electron flow. As a result, the size of the aperture 51 through which the electrons pass is narrowed, reducing the current flowing between contacts 46 and 52. According to FIG. 7, when the negative voltage applied to the electrode 50 further increases, the negative electric fields EL and E
R is coupled to cover the entire opening 51, and the transistor 40a
The electron flow in the current path is substantially interrupted.

トランジスタ４０ａに関する前記の記載より、適当なバ
イアス電圧をゲート５０に印加すると、トランジスタ４
０ａがオフに切り替えられ、かかるバイアス電圧がゲー
ト５０に存在しないとトランジスタ４０ａがオンである
ことが理解されよう。しかし乍ら、印加電圧が存在しな
いとオフであり正のゲート電圧が印加されるとオンに切
り替えられるトランジスタ４０ａと同様のトランジスタ
の製造ら可能である。このためには、第８図及び第９図
に概略的に示すように、ゲート素子５０の間に極めて決
い開孔を形成し、第８図に示すように、印加′１１圧が
存在しないときゲートを包囲する真性材料の空乏領域が
該素子間の開孔全体にわたるようにゲート５０の材料を
遣損する。かかるデバイスにおいては、開孔５１を通る
電子流は、印加グーｌ−電圧が存在しないときは実質的
に阻止される。しかし乍ら、ゲート５０に正電圧が印加
されると、第９図に示すようにゲートを包囲する空乏領
域の幅が縮小し、開孔５Ｉでの電子流に対する、障壁が
低下し、従ってかかるゲートを含むｌ・ランジスタを通
る電流が増加する。特にゲートか双方の電流搬送電極に
対して順方向バイアスされているとき、ゲート５０と電
流搬送ｍ極４６，５２との間の電流導通が阻止されるよ
うに、第１５図皮び第１８図の具体例で後述するごとく
ケートは実質的に又は完全に絶縁されているのが好まし
い。From the above description of transistor 40a, it can be seen that when a suitable bias voltage is applied to gate 50, transistor 40a
It will be appreciated that when 0a is switched off and no such bias voltage is present at gate 50, transistor 40a is on. However, it is possible to fabricate a transistor similar to transistor 40a that is off in the absence of an applied voltage and turned on when a positive gate voltage is applied. To this end, as shown schematically in FIGS. 8 and 9, a very defined aperture is formed between the gate elements 50, and as shown in FIG. 8, no applied pressure is present. The material of the gate 50 is then discarded so that the depletion region of the intrinsic material surrounding the gate spans the entire aperture between the devices. In such a device, electron flow through aperture 51 is substantially blocked in the absence of an applied Glu-voltage. However, when a positive voltage is applied to the gate 50, the width of the depletion region surrounding the gate decreases, as shown in FIG. The current through the transistor, including the gate, increases. 15 and 18 so that current conduction between the gate 50 and the current carrying m-poles 46, 52 is prevented, particularly when the gate is forward biased with respect to both current carrying electrodes. Preferably, the cage is substantially or completely insulated, as described below in the embodiments below.

−１−１４己（こおいて、ユニポーラトランジスタ４０
ａは、２つのｎ゛オーミック接触層４６．５２をらち電
流キャリアは実質的に電子のみから成る。しかし乍ら、
反対極性をもつユニポーラデバイスの製造が可能である
ことは理解されよう。このためには、双方の電流通路電
極かｐ゛オーミック接触層をもつ同様のトランジスタを
製造する。本発明のかかる具体例によｊいて、ゲート５
０は層４８の包囲部分に空乏領域を形成し易い材料から
形成される。かかるデバイスにおいては、相対的に正の
電圧を受容するｐ°層が層４８の半導体材料中に正孔だ
けを注入し従って電流は実質的に正の荷電キャリアのみ
から成る。-1-14 self (here, unipolar transistor 40
a comprises two ni-ohmic contact layers 46, 52, so that the current carriers consist essentially only of electrons. However,
It will be appreciated that it is possible to fabricate unipolar devices with opposite polarity. For this purpose, similar transistors are manufactured with piohmic contact layers on both current-carrying electrodes. According to such an embodiment of the invention, gate 5
0 is formed from a material that tends to form a depletion region in the surrounding portion of layer 48. In such devices, the p° layer, which accepts a relatively positive voltage, injects only holes into the semiconductor material of layer 48, so that the current flow consists essentially only of positive charge carriers.

かかるデバイスにおいては、ゲート５０に正電圧が印加
されると、ゲートによって生じる正電界の範囲及び大き
さが増加し、従って該電界が１つ以上の開孔５１全体に
及んでこの開孔を通る正孔流に対する障壁を形成する。In such devices, when a positive voltage is applied to the gate 50, the extent and magnitude of the positive electric field produced by the gate increases, such that the electric field extends across and passes through one or more apertures 51. Forms a barrier to hole flow.

従ってかかるｌ・ランンスタを流れる電流は減少する。Therefore, the current flowing through such an l-run star is reduced.

第１０Ａ図は本発明の別の具体例を示す。第１０Ａ図に
示すトランジスタ４０ｂは、第４Ａ図のトランジスタ４
０ａと実質的に同様であるが、ただ１つの違いは上部オ
ーミック層５２が第４Ａ図のごとくｎ＋半導体材料でな
くｐ’半導体材料から形成されていることである。この
小さな構造の違いがかなりの動作の違いを生じる。即ち
、ｌ・ランノスタ４０ｂを流れる電流は両極性即ちアン
ビボーラ（ａｍｂｉｐｏｌａｒ）である。FIG. 10A shows another embodiment of the invention. The transistor 40b shown in FIG. 10A is the transistor 40b shown in FIG. 4A.
0a, the only difference is that the upper ohmic layer 52 is formed from a p' semiconductor material rather than an n+ semiconductor material as in FIG. 4A. This small structural difference results in considerable operational differences. That is, the current flowing through the l-lannostar 40b is bipolar, or ambipolar.

即ち、両方の極性のキャリア即ち正孔と電子とを含む。That is, it contains carriers of both polarities, namely holes and electrons.

これが、１つの極性のキャリアだけをもつトランジスタ
４０ａとの大きな違いである。この違いの理由は、第１
０Ａ図のｐ＋材料層５２は、層４８に対して相対的に正
の電圧の印加によって真性材料層４８に正孔を注入する
からである。従って、第１ＩＡ図に示すごとく、トラン
ジスタ４０ｂが電気的に接続されｎ゛層４６が相対的に
負の電圧に接続されｐ＋層５２が相対的に正の電圧に接
続されているとき、（カソードと指称され得る）層４６
はＲ５０の正電圧に引き付けられる電子を真性層４８に
注入し、（アノードと指弥され得る）層５２は層４６の
負電圧に引き付ニジられる正孔を層４８に注入する。電
子と正孔との双方が層４８に注入されるので、トランジ
スタ４．Ｏｂは二重乃至複注入（ｄｏｕｂｌｅ　１ｎｊ
ｅｃｔｉｏｎ）デバイスとも指称される。かかるデバイ
スにおいては、ゲート５０から電流搬送電極４６．５２
のいずれかへの伝導を最小にするためにゲート５０を絶
縁するのが好ましい。This is a major difference from transistor 40a, which has carriers of only one polarity. The reason for this difference is the first
This is because the p+ material layer 52 in Figure 0A injects holes into the intrinsic material layer 48 upon application of a relatively positive voltage to the layer 48. Therefore, as shown in FIG. 1IA, when transistor 40b is electrically connected, n' layer 46 is connected to a relatively negative voltage, and p+ layer 52 is connected to a relatively positive voltage, (cathode ) layer 46
injects electrons into intrinsic layer 48 that are attracted to the positive voltage on R50, and layer 52 (which may be designated as an anode) injects holes into layer 48 that are attracted to the negative voltage on layer 46. Since both electrons and holes are injected into layer 48, transistor 4. Ob is double or double injection (double 1nj
(ection) device. In such a device, current carrying electrodes 46, 52 from gate 50
Preferably, gate 50 is insulated to minimize conduction to either of the following.

トランジスタ４０ｂは、アンビボーラ性又は複注入性を
もつので第１図のユニポーラトランジスタに比較して極
めて重要な利点が得られる。即ち、電流の流量かかなり
増加する。弔注入デバイス及び複注入デバイスの双方に
おいて、流れる電流機は多くの変数、例えば温度、半導
体電流通路の厚み、印加電圧等に左右されるが、同じ動
作条件下ではアンビボーラデバイスは、同様の型注入デ
バイスによって得られる電流の１０００倍の電流を容易
に与え得る。これは第１０Ｂ図で示される。第１０Ｂ図
、は同様のａ−３ｉ合金ダイオードの型注入（ｎ−ｉ−
ｎ）デバイスと複注入（ｐ−ｉ−ｎ）デバイスとの２５
°Ｃで実験的に作成した電流密度対電圧■Ａ□（アノー
ド対カソード）曲線を示す。Ｍ、Ｈａｃｋ等は、「アモ
ルファスシリコン合金中の単キャリア注入及び（夏キャ
リア注入の比較」、Ｊｏｕｎａｌ　ｏｆ　Ａｐｐｌｉｅ
ｄ　Ｐｈｙｓｉｃｓ、　ｖｏｌ。Transistor 40b has extremely important advantages over the unipolar transistor of FIG. 1 because it is ambipolar or biinjective. That is, the flow rate of current increases considerably. Although the current flowing in both injector and dual injector devices depends on many variables, such as temperature, thickness of the semiconductor current path, applied voltage, etc., under the same operating conditions, ambibolar devices Currents 1000 times higher than those obtained by injection devices can easily be provided. This is illustrated in Figure 10B. FIG. 10B shows a similar a-3i alloy diode mold implant (n-i-
n) 25 of the device and the multiple injection (p-i-n) device.
A current density vs. voltage ■A□ (anode vs. cathode) curve experimentally prepared at °C is shown. M. Hack et al., “Comparison of single carrier injection and (summer carrier injection) in amorphous silicon alloys,” Journal of Applie
d Physics, vol.

５８、ｐｐ、　１５５４−１５６１（１９８５）におい
て、かかる合金から形成されたユニポーラ及びアンビボ
ーラダイオードでの型注入及び複注入のメカニズムに関
４″る実験及び研究の結果を第１１Ｂ図の曲線と共に詳
細に説明している。Ｍ、１ｌａｃｋ等によるこの論文は
本明細書に含まれるものとする。58, pp. 1554-1561 (1985), the results of experiments and studies on the mechanisms of type injection and double injection in unipolar and ambipolar diodes formed from such alloys are detailed with the curves in Figure 11B. This article by M. Ilack et al. is hereby incorporated by reference.

アンヒボーラデバイスがかかる電流増加を生じ得る理由
は以下のごとく説明される。第４八図に示すタイプのユ
ニポーラデバイスでは、実質的に全部の伝導が１つの極
性をらつ荷電キャリア例えば電子によって行なわれる。The reason why the Anhibola device can produce such a current increase is explained as follows. In unipolar devices of the type shown in FIG. 48, substantially all conduction is performed by charge carriers of one polarity, such as electrons.

ユニポーラトランジスタの電流通路により多くの電子が
注入されると、工１性層４８内の過剰電子によって生じ
た負の空間電荷がそれ以上の電子の注入を遅延させ従っ
て上部’ｉＴｉ極とＦ部電極との間の印加電圧の増加に
比例した電流の増加速度を制限する。この効果は当業界
で空間電荷制限導通として公知である。しかし乍ら、ア
ンビボーラデバイスでは、上部電極と下部電極との間の
電圧増加によってその電流通路に注入されるべき両方の
極性の荷電キャリアの数が増加し、従って、正の荷電キ
ャリアたる正孔が、負の荷電キャリアたる電子によって
生じた空間電荷を川殺し得る。その結果、荷電キャリア
の増加によって生じる空間電荷の増加が極めて小さい。When more electrons are injected into the current path of the unipolar transistor, the negative space charge created by the excess electrons in the polarized layer 48 retards the injection of further electrons and thus Limits the rate of increase in current proportional to the increase in applied voltage between. This effect is known in the art as space charge limited conduction. However, in an ambibolar device, an increase in the voltage between the top and bottom electrodes increases the number of charge carriers of both polarities that have to be injected into its current path, and therefore the positive charge carriers, holes. However, the space charge generated by electrons, which are negatively charged carriers, can be eliminated. As a result, the increase in space charge caused by the increase in charge carriers is extremely small.

アンピボーラデハイスは、複注入によって得られた荷電
キャリア数の増加によって°同じバイアスに対し、単注
入デバイスよりもはるかに大きい電流を処理し得ろ。更
に、複注入によって得られた荷電キャリア数の増加によ
って、Ｔモルファスンリコン合金中に生じろトラップ即
ち禁制ギャップ中に位置するエネルギを有する欠陥状態
の大部分かば充たされ得る。従って電子と正孔とのドリ
フト移動度が増加し複注入）・ランジスタの導電率が更
に増加する。Due to the increased number of charge carriers obtained with multiple injections, amphibolide devices can handle much larger currents than single-injection devices for the same bias. Moreover, the increased number of charge carriers obtained by multiple injections can fill most of the energetic defect states located in the traps or forbidden gaps that occur in the T-morphon silicon alloy. Therefore, the drift mobility of electrons and holes increases, and the conductivity of the double injection transistor further increases.

アンビボーラデバイスの動作の前記の如き結果はもう少
し理論的に以下のごとく説明できる。アモルファス及び
結晶質材料の双方において電子バンド移動度が正孔バン
ド移動度を上回ることは公知である。従って、ｎ　−ｐ
−ｎバイポーラトランジスタとローチャネルＭＯＳＰＥ
Ｔとは、所与のバイアス電圧で動作するときは一般にｐ
　−ｎ−ｐバイポーラトランジスタ及びｐ−チャネルＭ
Ｏ３ＦＥＴよりも高い電流能乃至゛Ｊ−［流容量をらつ
。導電チャネルの真性半導体材料の単位体債当たりの正
孔に対する電子の過剰量として定義される正味の空間電
荷は、上記の如き本発明のｐ−１−ｎｌ・ランジスタ４
０ｂにおいてらチャネル導通を制限する機能を維持して
いるが、同様の構造のユニポーラＦＥＴよりもはるかに
高い電流レベルを許容する。適当なゲート電圧の印加に
よって（又はゲートをフロートさせることによって）、
ｐ−１−ｎトランジスタがオンになると、ゲート層の上
方及び下方の真性材料をほぼ鉛直方向に延びる電流通路
即ちチャネルが形成されろ。チャネルは例えば、（１つ
以上の）チャネルの開孔に整合する狭い幅をもち、該開
孔の上下で砂時計の形状に拡大している。電子と正孔と
は、アノード−カソード電圧によって生じた電界によっ
てチャネル内で移動部ぢ流れ始める。電子のバンド移動
度のほうが高いこと及び非ドープミーＳｉ材料のバンド
ギャップ内の非対称な状態密度分布の存在とによって、
はとんどのチャネルを通る電子の数は正孔の数より多い
。以後は便宜上、電子を主要又は多数荷電キャリアと指
弥し正孔を中和又は補償荷電キャリアと指称する。（詳
細に後述するごとくこの条件は逆転し得る）。層５２と
４８との間の境界のｐ−ｉ接合での順方向バイアスは接
合での障壁の高さを低下させ、従ってより多くの正孔が
ｐ″電流通路電極から真性チャネルに拡散し得る。（層
４８と４６との間のｉ−ｎ接合での順方向バイアスは同
様に、より多くの電子をｎ″電流通路電極４６から真性
チャネルに拡散させる）。真性チャネルでは順方向バイ
アスが印加されると、正孔はチャネル内の総電界によっ
て負にバイアスされた電流電極に引き付けられる。The above-mentioned results of the operation of the Ambibora device can be explained more theoretically as follows. It is known that electronic band mobility exceeds hole band mobility in both amorphous and crystalline materials. Therefore, n −p
-n bipolar transistor and low channel MOSPE
T is generally p when operating at a given bias voltage.
-n-p bipolar transistor and p-channel M
It has a higher current capacity than O3FET. The net space charge, defined as the excess of electrons over holes per unit bond of the intrinsic semiconductor material of the conducting channel, is the
0b maintains the ability to limit channel conduction, but allows much higher current levels than similarly constructed unipolar FETs. By applying a suitable gate voltage (or by floating the gate),
When a p-1-n transistor is turned on, a current path or channel will be formed that extends generally vertically through the intrinsic material above and below the gate layer. The channels, for example, have a narrow width that matches the aperture(s) of the channel and widens in an hourglass shape above and below the apertures. Electrons and holes begin to flow within the channel due to the electric field created by the anode-cathode voltage. Due to the higher band mobility of electrons and the presence of an asymmetric state density distribution within the bandgap of the undoped Si material,
The number of electrons passing through most channels is greater than the number of holes. Hereinafter, for convenience, electrons will be referred to as the main or majority charge carrier and holes will be referred to as the neutralizing or compensating charge carrier. (This condition can be reversed, as discussed in detail below). Forward biasing the p-i junction at the interface between layers 52 and 48 lowers the barrier height at the junction, so more holes can diffuse from the p'' current-passing electrode into the intrinsic channel. (Forward biasing the i-n junction between layers 48 and 46 also causes more electrons to diffuse from the n'' current path electrode 46 into the intrinsic channel). In an intrinsic channel, when a forward bias is applied, holes are attracted to the negatively biased current electrode by the total electric field in the channel.

付加的正孔即ち補償キャリアは、チャネル内の過剰電子
即ち多数キャリアによる空間電荷を中和する。その結果
、より多くの電子がチャネルに流入する。上記プロセス
は別のメカニズム、例えば、正孔移動度乃至ｐ゛層５２
によって真性層４８に有効に注入され得る正孔の速度に
よってチャネル内に電子と同時存在し得る正孔の数が制
限されるメカニズムが開始するまで続く。この平衡点に
達すると、空間電荷制限導通を生じる正味の空間電荷に
よって過剰電子の数が安定する。型注入プロセスに比較
した）夏注入プロセスの重要性は、以下の簡単な記載か
らも明らかであろう。空間電荷制限導通のため絶縁ゲー
トに隣接のほとんどのチャネル領域で単位体積当たりの
最大正味電荷は特定のゲート電圧についてｌＯキャリア
であると想定する。従ってユニポーラシステムでは、こ
の想定下で動作ずろと単位体積当たりの導通に寄与する
キャリアの敗は１０ギヤリアをこえない。しかし乍ら、
これらの轡定下で動作し同じ移動度をらつアンビボーラ
ノステムでは、単位体積当たりの導通に寄与するギヤリ
アの最大数は例えば１０１０の多数キャリアと１０００
の補償キャリアとの合計の２０１０キヤリアである。正
味空間電荷はやはりｉ０キャリア（１０１０−１００１
）＝１０）に推持されることに注目されたい。従ってこ
の例によれば、同じ移動度でアンビボーラシステムの電
流はユニポーラシステムの電流の２０１倍である。The additional holes or compensating carriers neutralize the space charge due to excess electrons or majority carriers in the channel. As a result, more electrons flow into the channel. The above process may be caused by other mechanisms, such as hole mobility or p layer 52.
This continues until a mechanism begins in which the number of holes that can co-exist with electrons in the channel is limited by the rate of holes that can be effectively injected into the intrinsic layer 48 by . Once this equilibrium point is reached, the number of excess electrons stabilizes with a net space charge resulting in space charge limited conduction. The importance of the summer pouring process (compared to the mold pouring process) will be clear from the following brief description. Assume that the maximum net charge per unit volume in most of the channel region adjacent to the insulated gate for space charge limited conduction is 10 carriers for a given gate voltage. Therefore, in a unipolar system, under this assumption, the loss of the carrier that contributes to the operation misalignment and conduction per unit volume does not exceed 10 gears. However,
In an ambibolar nostem operating under these conditions and having the same mobility, the maximum number of gears contributing to conduction per unit volume is, for example, 1010 majority carriers and 1000
coverage carriers and a total of 2010 carriers. The net space charge is still i0 carrier (1010-1001
)=10). According to this example, the current in the ambibolar system is therefore 201 times the current in the unipolar system for the same mobility.

正孔を多数荷電キャリアとし電子を補償荷電キャリアと
するアンビボーラデバイスの製造に本発明の教示を応用
することが可能であることは当業者に容易に理解されよ
う。このためには、例えば、ゲート内の開孔を通る正孔
流を停止させることによって動作するＶＭＩＴにおいて
前記のごとく開孔を通る電子流を大きく減少させる。発
明者等のコンピュータモデルによれば、本発明のアンビ
ボーラデバイスの動作中に多数キャリアはゲートに印加
された電圧によって直接制御され補償キャリアはゲート
に印加された電圧によって間接に制御されること、及び
、補償キャリアが主として多数キャリアの電流及び空間
電荷密度の変動にｌ応す゛ることか明示（又は少なくと
も示唆）される。言い替えると、１つの極性のゲート電
圧が両方の極性の荷電キャリアを制御する。第３９図及
び第４０図は正孔を多数荷電キャリアとする本発明の代
表的具体例を示す。It will be readily apparent to those skilled in the art that the teachings of the present invention can be applied to the fabrication of ambibolar devices in which holes are the majority charge carriers and electrons are the compensating charge carriers. This can be achieved, for example, by greatly reducing the electron flow through the apertures in VMITs that operate by stopping the hole flow through the apertures in the gate. According to our computer model, during operation of the ambibolar device of the present invention, the majority carriers are directly controlled by the voltage applied to the gate and the compensation carriers are controlled indirectly by the voltage applied to the gate; It is also demonstrated (or at least implied) that the compensating carrier primarily responds to variations in majority carrier current and space charge density. In other words, a gate voltage of one polarity controls charge carriers of both polarities. FIGS. 39 and 40 show typical examples of the present invention in which holes are used as majority charge carriers.

本発明のａ−３ｉ合金アンビボーラデバイスに関する発
明者等のコンピュータモデルによれば更に、正孔か導通
チャネル全体に比較的均等に分布すること、及び、導通
チャネルで生じる正孔と電子との再結合がｐ″電流通路
電極によって真性材料に注入された正孔の全部でなくて
もほとんどを消費ずろことが示される。これはｉ−ｎ接
合（即ち電極）の極めて近傍では多数キャリアの濃度が
高いので、ここまで移動したか又はｉ−ｎ接合の近傍で
発生した正孔が完全に消費されることを意味する。例え
ば、ｐ−ｉ接合の処又は絶縁ゲートと真性半導体領域と
の間の界面即ち境界では、正孔のほぼ均等な分布に対す
る別の局在的じよう乱が存在するかもしれない。真性材
料かシリコン合金の如きアモルファス半導体のとき、極
度に数の増加した正孔と電子とが材料中の欠陥状態即ち
トラップの多く又はほとんどをうめ、従ってより多くの
注入電子が伝導帯に入り注入正孔が価電子帯に入り得る
と考えられる。このトラップ充満現象が同等のユニポー
ラシステムに比較して電子の擬フエルミレベルを更に伝
導帯に接近させ、正孔の擬フエルミレベルを価電子帯に
接近させる。この現象は、アモルファス材料はど多くの
欠陥状態レベルをらたない半導体材料例えば多結晶質材
料の擬フェルミレベも ルＩスプリットさせるであろう。このプロセスによって
、どんな所与のチャネル深度に対トエアンビボーラデバ
イスの電流虫が、ユニポーラデバイスの電流１に比較し
て増加させる。Our computer model for the a-3i alloy ambibolar device of the present invention further shows that the holes are relatively evenly distributed throughout the conduction channel and that the holes and electrons regenerate in the conduction channel. It is shown that the coupling will consume most if not all of the holes injected into the intrinsic material by the p'' current carrying electrode. This is because in the immediate vicinity of the i-n junction (i.e. the electrode) the majority carrier concentration This means that the holes that have migrated this far or are generated in the vicinity of the i-n junction are completely consumed.For example, at the p-i junction or between the insulated gate and the intrinsic semiconductor region. At interfaces or boundaries, there may be other localized disturbances to the approximately uniform distribution of holes.In an amorphous semiconductor such as an intrinsic material or a silicon alloy, an extremely increased number of holes and electrons may exist. fills many or most of the defect states or traps in the material, thus allowing more injected electrons to enter the conduction band and injected holes to enter the valence band. This brings the pseudo-Fermi level of electrons closer to the conduction band and the pseudo-Fermi level of holes closer to the valence band than in semiconductor materials. The quasi-Fermi level of the crystalline material will also be split. This process increases the current for any given channel depth in an ambipolar device compared to the current in a unipolar device.

フェルミレベルが材料のバンドギャップにほぼ等しいエ
ネルギだけスプリットされると、かなりの量のギヤリア
再結合が放射性であり、従ってデバイスは電気発光（エ
レクトロルミニセンス）を示すであろう。トラップ充１
１４現象の別の利点は、電気発光を示すアモルファスン
リコン合金から本発明のアンピボーラトランジスタデバ
イスを製造し得ることである。注入レベルが十分に高く
なると擬フエルミレベル間の差かエネルギギャップと同
等か又はエネルギギャップより高くなり発光が生じる。If the Fermi level is split by an energy approximately equal to the material's bandgap, a significant amount of Gearia recombination will be radiative and the device will therefore exhibit electroluminescence. Trap charge 1
Another advantage of the 14 phenomenon is that the amphibolar transistor devices of the present invention can be fabricated from amorphous silicon alloys that exhibit electroluminescence. When the injection level is high enough, the difference between the pseudo-Fermi levels is equal to or greater than the energy gap, and light emission occurs.

従って適当な光学キャピテイを組み込むとコヒーレント
光の放出（即ちレーザ発光）が生じる。Therefore, incorporating a suitable optical cavity will result in the emission of coherent light (ie, lasing).

これに関しては第３９図及び４０図に関して詳細に後述
する。This will be discussed in detail later with respect to FIGS. 39 and 40.

アンヒボーラ動作のもう１つの重要な利点は、空間電荷
が中和されるので所与のゲート電圧についてｎ−１−ｎ
又はｐ−１−ｐｔ−ランジスタデバイスに比較してより
広い伝導通路即ちチャネルが得られることである。この
ためどの形状のトランジスタについてもほとんどの場合
より高い電流が流れることである。この利点は、第２９
Ａ図及び第３６図に示す水平アンビボーラデバイスの具
体例に関してより詳細に後述する。Another important advantage of Anhibola operation is that for a given gate voltage n-1-n
or a wider conduction path or channel compared to p-1-pt-transistor devices. Therefore, a higher current flows than most transistors of any shape. This advantage is the 29th
A specific example of the horizontal ambipolar device shown in FIGS. A and 36 will be described in more detail below.

第１１Ｂ図はトランジスタ４０ｂの予想電流−電圧曲線
を示す。第１０Ａ図に示す）・ランジスタと同様のトラ
ンジスタ４０ｂの変形例を概略的に示す第１１Ａ図によ
れば、真性層４８に電圧降下が存在する。層４８内の電
圧降下は電流通路電極間の距離に対して一般に非線形で
あり、この電極を流れる電流量に伴って変化する。しか
し乍ら以下の説明では、層４８の電圧降下が比較的線形
であると仮定する。この電圧降下は層４８の材料の電圧
を、ｎ′層即ちカソード４６に接触する層部分での約０
■からｎ′層即ちアノード５２と接触する層部分での約
５ｖの範囲で変化させる。ゲート５０が層４８のほぼ中
央に位置するとき、該ゲートと接触する真性材料の電圧
は、線形性の仮定によって約２．５ｖであろう。ゲート
５０はフロートできるならばほぼこの電圧に維持されろ
であろう。第１ＩＢ図に示すごとく、トランジスタを流
れる：ＴＳ、流は、ゲート５０が約２，５ｖのときに最
大値をもつ。このフロート電位より低いゲート５０に電
圧が印加されると、印加されたゲート電圧次第でゲート
の電子吸引は低下するか又は電子を反発すらする。この
結果、ゲート素子間の開孔を通る電子流は減少する。予
備実験の結果によれば、ゲートのフローｌ−電位より低
い電圧を印加すると、ゲートの開化での電子流と正孔流
との双方が減少する。Figure 11B shows the expected current-voltage curve for transistor 40b. According to FIG. 11A, which schematically shows a variant of a transistor 40b similar to a transistor (shown in FIG. 10A), there is a voltage drop across the intrinsic layer 48. The voltage drop within layer 48 is generally non-linear with respect to the distance between the current carrying electrodes and varies with the amount of current flowing through the electrodes. However, the following discussion assumes that the voltage drop across layer 48 is relatively linear. This voltage drop reduces the voltage across the material of layer 48 to about 0 at the n' layer, ie, the portion of the layer contacting cathode 46.
The voltage is varied within a range from (1) to about 5V at the n' layer, that is, the layer portion in contact with the anode 52. When gate 50 is located approximately in the center of layer 48, the voltage of the intrinsic material in contact with the gate will be approximately 2.5v due to the linearity assumption. Gate 50 would be maintained at approximately this voltage if allowed to float. As shown in FIG. 1IB, the current flowing through the transistor: TS has a maximum value when the gate 50 is approximately 2.5V. When a voltage is applied to the gate 50 that is below this float potential, the gate attracts less electrons or even repels electrons, depending on the applied gate voltage. As a result, electron flow through the apertures between the gate elements is reduced. Preliminary experimental results show that applying a voltage lower than the flow l-potential of the gate reduces both electron and hole flow upon opening of the gate.

但し、正孔流の減少の程度は電子流の減少の程度より幾
分少ない。このような正孔流の減少は、空間電荷の中性
を維持しようとするために生じる。However, the degree of decrease in hole flow is somewhat less than the degree of decrease in electron flow. This reduction in hole flow occurs due to an attempt to maintain space charge neutrality.

同様に、ゲート５０のフロート電位より高い電圧が該ゲ
ートに印加されると、ゲートで誘発される正電界は、開
孔５１を通る電子流を先ず増加させる（及び補償によっ
て正孔流を増加させる）。しかし乍ら、ゲート電極とア
ノード電極との間の電位の低下によってデバイス電流は
減少する。これに関しては後述する。第１１Ｂ図のグラ
フは、第１１Ａ図の電界効果トランジスタデバイス４０
ｂ中のアノード電流ＩＡかゲート電圧ＶＧの関数として
変化する状態を概略的に示す。後述するごとくこのグラ
フの正確な形状に対して多数の要因か影響を与えろ。Similarly, when a voltage higher than the float potential of gate 50 is applied to the gate, the positive electric field induced at the gate first increases the electron flow through the aperture 51 (and increases the hole flow by compensation). ). However, the device current decreases due to the decrease in potential between the gate electrode and the anode electrode. This will be discussed later. The graph of FIG. 11B represents the field effect transistor device 40 of FIG. 11A.
Fig. 2b schematically shows the variation of the anode current IA in b as a function of the gate voltage VG. A number of factors influence the exact shape of this graph, as described below.

１つの極性のキャリアに対する吸引が弱いか又は該キャ
リアを反発するゲート５０に電圧を印加すると、該ゲー
トが反対極性のキャリアも反発するか又は少なくとらそ
の数を減少させる理由は、以下のごとく説明できると思
われる。エネルギの観点よりして、電極４６と５２との
間の電流通路での空間電荷中和の傾向が優先的である。The reason why, when a voltage is applied to a gate 50 that weakly attracts or repels carriers of one polarity, the gate also repels or at least reduces the number of carriers of the opposite polarity is explained as follows. It seems possible. From an energy standpoint, the tendency for space charge neutralization in the current path between electrodes 46 and 52 is preferential.

■方の極性の荷電キャリアを開孔５１の外に維持する傾
向をもつゲート５０に電圧が印加されると、所与の体積
に収容できる総正味電荷の限界が存在するので、空間電
荷中和の傾向によって該開孔での反対極性の荷電キャリ
アの存在が顕著に減少する。When a voltage is applied to the gate 50 which tends to keep charge carriers of one polarity out of the aperture 51, space charge neutralization exists since there is a limit to the total net charge that can be accommodated in a given volume. This tendency significantly reduces the presence of charge carriers of opposite polarity in the pores.

第１１Ｂ図のトランジスタのゲート５０のフロート電位
は、接触５２及び４６の夫々に印加される５■の正電位
と０■の負電位との間で層４８の厚さ方向に層４８に生
じる電圧降下の関数である。第１２Ａ図に示すごとく、
ゲート５０がｎ゛層４６よりらｐ゛層５２に接近して配
置されていると、ゲートはＯＶよりも５■に近い電圧で
フロートする傾向がある。例えば第］、２Ａ図のゲート
か約４ｖでフロートすると仮定すると、第１２図のデバ
イスのアノード電流＋Ａが第１２Ｂ図に概略的に示ず印
加ゲート電圧ＶＧに伴って変化し、図示のごとく約４■
のゲート電圧でピークに到達する。The float potential of the gate 50 of the transistor of FIG. 11B is the voltage that develops in layer 48 across the thickness of layer 48 between a positive potential of 5 cm and a negative potential of 0 cm applied to each of contacts 52 and 46. is a function of descent. As shown in Figure 12A,
If the gate 50 is placed closer to the p' layer 52 than the n' layer 46, the gate will tend to float at a voltage closer to 5<0> than OV. For example, assuming that the gate of FIG. 2A floats at about 4 V, the anode current +A of the device of FIG. 12, not shown schematically in FIG. 4■
The peak is reached at a gate voltage of .

他方、第１３Ａ図に示ずごとくゲート５０がｐ゛接触５
２よりらｎ゛接触４６に実質的に接近して配置されてい
ると、ゲート５０は５ｖよりらＯＶに実質的に近い電圧
でフロートするであろう。例えば第１３Ａ図のゲート５
０が約１■でフロートする位置に配置されていると想定
すれば、得られるデバイスの電流−電圧曲線はほぼ第１
３Ｂ図のようになり、図示のごとく約ＩＶのゲート電圧
で最大電流に到達するであろう。On the other hand, as shown in FIG. 13A, the gate 50 is connected to the p contact 5.
If placed substantially closer to contact 46 than 2-n, gate 50 will float at a voltage substantially closer to OV than 5V. For example, gate 5 in Figure 13A
Assuming that 0 is placed at a position where it floats at approximately 1, the current-voltage curve of the resulting device will be approximately
3B, and the maximum current will be reached at a gate voltage of about IV as shown.

第１１Ｂ図、第１２Ｂ図及び第１３Ｂ図の電流−電圧曲
線は、電流電極４６．５２に対するゲート５０の位置の
調整によって、第１０Ａ図に示す一般形のデバイスの電
流−電圧特性を顕著に変更し得ることを示す。The current-voltage curves of FIGS. 11B, 12B, and 13B show that adjusting the position of gate 50 relative to current electrode 46.52 significantly changes the current-voltage characteristics of the general type device shown in FIG. 10A. Show what is possible.

第１１Ｂ図の電流−電圧曲線は、２つの電流通路電極の
うちのいずれかの電圧がゲートに印加されると実質的に
オフになり、適当な中間電圧がゲートに印加されると最
大電流が流れるようにオンに切り替えられるか又はゲー
トがフロートするデバイスの電流−電圧曲線を示す。第
１２Ｂの電流−電圧曲線は、高いほうの電圧をもつ電流
通路電極（アノード）の電圧に近い電圧がゲートに印加
されると実質的にオンになり、低いほうの電圧をもつ電
流通路電極（カソード）の電圧に近い電圧がゲートに印
加されるとオフになるデバイスの電流−電圧曲線を示す
。第１３Ｂ図の電流−電圧曲線は、正反対のデバイス、
即ち低いほうの電圧をもつ電流通路電極の電圧に近い電
圧がゲートに印加されると実質的にオンになり高いほう
の電圧をもつ電流通路電極の電圧に近い電圧がケートに
印加されると実質的にオフになるデバイスの電流−電圧
曲線を示す。The current-voltage curve of FIG. 11B shows that when the voltage of either of the two current-passing electrodes is applied to the gate, the current is effectively turned off, and when a suitable intermediate voltage is applied to the gate, the maximum current is turned off. Figure 3 shows a current-voltage curve for a device that is switched on to flow or has a floating gate. The current-voltage curve of 12B turns on substantially when a voltage close to the voltage of the current-carrying electrode (anode) with the higher voltage is applied to the gate, and the current-carrying electrode (anode) with the lower voltage turns on substantially. Figure 2 shows a current-voltage curve for a device that turns off when a voltage close to that of the cathode is applied to the gate. The current-voltage curve of FIG. 13B shows the opposite device,
In other words, when a voltage close to the voltage of the current path electrode with a lower voltage is applied to the gate, the gate is substantially turned on, and when a voltage close to the voltage of the current path electrode with a higher voltage is applied to the gate, the gate is substantially turned on. Figure 2 shows the current-voltage curve of a device that is turned off automatically.

第１４Ａ図と第１４Ｂ図とは本発明のアンビボーラデバ
イスの電流−電圧曲線の別の例を示す。トランジスタが
実質的にオンである曲線部分の幅はゲート素子５０の間
の開孔５１の幅の関数として増減し得ろ。開孔５１が狭
くなると、ゲートを包囲する真性半導体材料とゲートと
の間の電圧が低下し、開孔５１全体で電流の流れを実質
的に停止させ従ってトランジスタを実質的にオフにする
に十分な強度の電界が発生し得る。ゲート電圧に対する
このように大きい感度は第１４Ｂ図に示されている。他
方、ゲートの開孔５１が広くなると、開孔５１全体に流
れる？Ｕ流を実質的に制限するために十分な強度の電界
を生成ずへく包囲真性材料に比較してより強い（即ちよ
り正の又はより負の）電圧をゲートに印加する必要があ
る。従って、かかる拡大開孔５１をもつトランジスタで
はゲート電圧の変化に対するデバイスの感度が低下する
。Figures 14A and 14B show other examples of current-voltage curves for the ambibolar device of the present invention. The width of the portion of the curve where the transistor is substantially on may increase or decrease as a function of the width of the apertures 51 between the gate elements 50. As the aperture 51 narrows, the voltage between the gate and the intrinsic semiconductor material surrounding the gate decreases enough to substantially stop current flow across the aperture 51 and thus substantially turn off the transistor. A strong electric field can be generated. This greater sensitivity to gate voltage is illustrated in Figure 14B. On the other hand, if the aperture 51 of the gate becomes wider, does the flow flow throughout the aperture 51? It is necessary to apply a stronger (ie, more positive or more negative) voltage to the gate compared to the surrounding intrinsic material without creating an electric field of sufficient strength to substantially limit U flow. Therefore, in a transistor having such an enlarged aperture 51, the sensitivity of the device to changes in gate voltage is reduced.

第１１Ｂ図、第１２Ｂ図、第１３Ｂ図及び第１４Ｂ図に
示す電流−電圧曲線では鉛直方向が対数であること、及
び、トランジスタ４０ｂのオン状態とオフ状態との間の
電流量がデバイスの幾何学的形状次第で数桁のオーダて
変化することは理解されよう。更に、これらのグラフは
概略形であり、グラフの実際の形状及び位置は多くの要
因に左右されることム理解されよう。例えば、１つの重
要な要因は、（１つ以上の）開孔５１の寸法である。別
の要因は、上部真性層４８ａと下部真性層４８ｂとの膜
厚である。更に、印加電圧が存在しないとき、隣接真性
材料中に空乏領域を生じるような材料から成るゲートを
もつ本発明のトランジスタにおいては、電流−電圧曲線
が開孔５１でのかかる自己発生電界の存在によって右又
は左にソフトする。更に、電子と正孔との移動度が等し
くないので電流−電圧曲線は最大電流点に関して対称で
ない。電流−電圧曲線はまた、非対称になり易い。その
理由は、伝導帯に近いエネルギを有しておりアモルファ
スシリコン合金中ｌの電子がトラップされる欠陥状態の
数が、価電子帯に近いエネルギを何しており正孔がトラ
ップされる欠陥状態の数と等しくない（より少ない）た
めである。開孔５１の寸法に対するゲート層５０の膜厚
は、ケートに印加されろ電圧によって誘発される電界の
形状に影響を与えるのでこれらまた重要な要因である。In the current-voltage curves shown in FIGS. 11B, 12B, 13B, and 14B, the vertical direction is logarithmic, and the amount of current between the on state and off state of transistor 40b is determined by the geometry of the device. It will be appreciated that it varies by several orders of magnitude depending on the geometric shape. Furthermore, it will be appreciated that these graphs are schematic and the actual shape and location of the graphs will depend on many factors. For example, one important factor is the size of the aperture(s) 51. Another factor is the thickness of the upper intrinsic layer 48a and the lower intrinsic layer 48b. Furthermore, in transistors of the invention having a gate of a material that creates a depletion region in the adjacent intrinsic material in the absence of an applied voltage, the current-voltage curve changes due to the presence of such a self-generated electric field in the aperture 51. Soft to the right or left. Furthermore, the current-voltage curve is not symmetrical about the maximum current point because the mobilities of electrons and holes are not equal. Current-voltage curves also tend to be asymmetrical. The reason for this is that the number of defect states that have an energy close to the conduction band and where electrons are trapped in the amorphous silicon alloy is the same as the number of defect states that have energy close to the valence band and where holes are trapped. This is because it is not equal to (less than) the number of . The thickness of the gate layer 50 relative to the dimensions of the aperture 51 are also important factors since they influence the shape of the electric field induced by the voltage applied to the gate.

更に、電流通路電極４６．５２に印加されろ電圧の相対
的大きさら、得られる電流−電圧曲線に影響を与えろ。Furthermore, the relative magnitude of the voltages applied to the current path electrodes 46,52 will also affect the resulting current-voltage curve.

トランジスタか高い電流容量をもつことが望まれろ本発
明のユニポーラ及びアンビボーラの双方のデバイスの具
体例において、電流通路の半導体材料は比較的長いキャ
リアライフタイムを与えるように選択される必要がある
。このため通常は、電流通路がアモルファスノリコン合
金から成るとき、これは真性アモルファスシリコン合金
でなければならない。何故なら、かかる真性材料はドー
プアモルファスシリコン合金よりも欠陥状態がはるかに
少ないからである。トランジスタの高速スイッチングが
望まれる本発明のアンビボーラトランジスタのある種の
具体例においては、キャリアのライフタイムを短縮する
ために幾つかの元素を電流通路のアモルファスノリコン
合金と混合してもよい。例えば、金の如き材料をシリコ
ン合金との 混合し伝導帯及び価電子帯Ｉエネルギのほぼ真ん中のエ
ネルギレベルをもつ再結合中心を形成させてもよい。か
かる再結合中心の利点は、電流通路での電子と正孔との
再結合速度を顕著に促進すること、及び従ってトランジ
スタがオフに切り替えられたときに電流通路からキャリ
アが除去されるのに要する時間が短縮されることである
。In both the unipolar and ambipolar device embodiments of the present invention, where it is desired that the transistor have a high current carrying capacity, the semiconductor material of the current path should be selected to provide a relatively long carrier lifetime. For this reason, normally when the current path consists of an amorphous silicon alloy, it must be an intrinsic amorphous silicon alloy. This is because such intrinsic materials have far fewer defect states than doped amorphous silicon alloys. In certain embodiments of the ambipolar transistor of the present invention where fast switching of the transistor is desired, some elements may be mixed with the amorphous Noricon alloy of the current path to shorten the carrier lifetime. For example, a material such as gold may be mixed with a silicon alloy to form a recombination center with an energy level approximately midway between the conduction band and valence band I energies. The advantage of such a recombination center is that it significantly accelerates the rate of recombination of electrons and holes in the current path, and thus the speed required for carriers to be removed from the current path when the transistor is switched off. This saves time.

第１２Ａ図及び第１３Ａ図は、電流−電圧曲線をシフト
させるために２つの電流通路接触４６．５２に対してゲ
ート５０を非対称配置し得ることを示す。しかし乍ら本
発明のアンビボーラデバイスのある種の具体例において
は、別の理由からゲート５０を接触４６゜５２に対して
非対称配置する。この理由はリーク電流の減少に関係す
る。ゲート５０が電流通路の材料との整流接合を形成す
るｎ゛又はｐ゛材料ら成る本発明のアンビボーラデバイ
スの具体例（とおいては、電流通路との接合を逆方向バ
イアスしないと、許容出来ないレベルの電流がゲートの
平坦表面から漏洩する傾向がある。ゲートの平坦表面が
比較的広い面積にわたるとき、ゲートリーク電流密度が
比較的低くてもこのようなリーク電流がかなり大きい。Figures 12A and 13A show that the gate 50 can be placed asymmetrically with respect to the two current path contacts 46,52 to shift the current-voltage curve. However, in certain embodiments of the ambipolar device of the present invention, gate 50 is disposed asymmetrically with respect to contact 46.degree. 52 for other reasons. The reason for this is related to the reduction in leakage current. In embodiments of the ambipolar device of the present invention in which the gate 50 is comprised of an n' or p' material that forms a rectifying junction with the current path material, it is acceptable to not reverse bias the junction with the current path. Low levels of current tend to leak from the flat surface of the gate. When the flat surface of the gate spans a relatively large area, such leakage current is significant even though the gate leakage current density is relatively low.

しかし乍ら、第１２Ｂ図から第１４Ｂ図に関して面記に
説明したように、２つの電流通路電極４６．５２の電圧
間の電圧がゲートに印加されると、ゲートはアノードと
カソードとの双方に対して順方向バイアスされ、これに
より両方の￥Ｔｌ流搬送電極４６．５２とゲート５０と
の間にかなりの好ましくない電流が生じる。従って、従
って２つの電流通路電極４６．５２との間のゲート電圧
で動作する本発明のアンビポーラデバイスの具体例では
、ゲート５０が完全に又はほぼ完全に絶縁されているこ
とが好ましい。However, as discussed above with respect to FIGS. 12B-14B, when a voltage between the voltages of the two current-passing electrodes 46,52 is applied to the gate, the gate will be connected to both the anode and the cathode. is forward biased, which causes a significant undesirable current between both Tl flow transport electrodes 46,52 and gate 50. Therefore, in embodiments of the ambipolar device of the invention operating with a gate voltage between the two current passing electrodes 46,52, it is preferred that the gate 50 is completely or nearly completely insulated.

ゲートと同じ導電形をらつ電流通路電極４６．５２とゲ
ート５０との間のリーク電流は、単注入のためユニポー
ラである。かかる型注入グー８フは（約０．７■より高
い電圧の場合）、ゲートと反対の導電形をちつｉ流通路
電極とゲートの間の複注入電流通路よりも通常は実質的
に少ない電流を伝導する。これらの事実を利用しゲート
の双方の平坦表面への又は該表面からのリーク電流総撥
を以下の方法で最小にする。第一に、ゲートが複注入リ
ーク通路を形成する電極に対して逆方向バイアスされ単
性入電流通路を形成する電極に対して順方向バイアスさ
れるような電圧範囲でトランジスタを動作させろ。これ
により、伝導性のより高い複注入ゲートリーク通路での
リーク電流は実質的に連断され、リーク電流は伝導性の
より小さい型注入ゲートリーク通路に限定される。第二
に、ゲート５０の非対称配置によって、即ち、単注入ゲ
ートリータ通路が複注入ゲートリーク通路より長くなる
ようにゲートを配置することによって、単注入ゲート電
流を更に減少し得る。複注入ゲートリーク通路のこのよ
うな短縮によって複注入ゲートリーク電流に不利な結果
はほとんど生じない。即ちこれは前記の逆方向バイアス
によって実質的に０である。しかし、順方向バイアスさ
れた型注入ゲートリーク通路の延長はゲートリーク電流
を実質的に減少させる。これはリーク通路長の延長によ
って単性入電流通路の導電率が急激に低下するからであ
る。The leakage current between the current passing electrode 46, 52, which has the same conductivity type as the gate, and the gate 50 is unipolar due to the single injection. Such type injection current paths (for voltages higher than about 0.7 mm) are usually substantially less than the double injection current path between the conductivity type opposite to the gate electrode and the gate. conduct electric current; Utilizing these facts, the total leakage current to and from both flat surfaces of the gate is minimized in the following manner. First, operate the transistor in a voltage range such that the gate is reverse biased with respect to the electrode that forms the dual injection leakage path and forward biased with respect to the electrode that forms the single input current path. This substantially decouples the leakage current in the more conductive double injection gate leakage path and limits the leakage current to the less conductive type injection gate leakage path. Second, the single injection gate current may be further reduced by asymmetrical placement of the gate 50, ie, by locating the gate such that the single injection gate leaver path is longer than the dual injection gate leakage path. This shortening of the dual injection gate leakage path has little detrimental effect on the dual injection gate leakage current. That is, it is substantially zero due to the aforementioned reverse bias. However, extending the forward biased implanted gate leakage path substantially reduces gate leakage current. This is because the conductivity of the unidirectional current path decreases rapidly as the leakage path length increases.

ゲート周囲に絶縁層を含まない面記に詳述した本発明デ
バイスの具体例全部が、ゲートから層４８に入り該層か
らトランジスタの電流通路電極に到達するリーク電流を
防止又は低減するために、ゲート５０と真性材料層４８
との間に形成される空乏領域を利用している。かかる空
乏領域はリーク電流をかなり減少させるが、実験によれ
ば、ゲート５０の表面のできるだけ多くを絶縁すると実
質的に性能の向」二が得られることが判明した。All of the embodiments of the device of the present invention detailed herein that do not include an insulating layer around the gate, in order to prevent or reduce leakage current from the gate into layer 48 and from that layer to the current path electrode of the transistor. Gate 50 and intrinsic material layer 48
The depletion region formed between the two is utilized. Although such a depletion region significantly reduces leakage current, experiments have shown that insulating as much of the surface of gate 50 as possible provides substantial performance benefits.

次に第１５図のトランジスタ６０は、第１図のトランジ
スタ４０と実質的に同じであるが、ゲート５０の底部か
下部絶縁層６２によって真性材料層４８の下部４８ａか
ら絶縁されており、ゲート５０の上部が上部絶縁層６４
によって層４８の上部４８ｂから絶縁されている。かか
るデバイスは第１６図及び第１７図に示す方法で容易に
製造され得る。Next, transistor 60 of FIG. 15 is substantially the same as transistor 40 of FIG. The upper part of the upper insulating layer 64
is insulated from the top 48b of layer 48 by. Such a device can be easily manufactured by the method shown in FIGS. 16 and 17.

第１６図は、下部電流通路電極４４とそのｎ＋オーミッ
ク接触４６とが基板４２に堆積され真性層４８の下部４
８ａで被覆されているトランジスタ６０の半完成状態を
示す。層４８ａの上部に下部絶縁層６２が堆積されてい
る。層６２にゲート５０の導電材料が堆積されている。FIG. 16 shows that a bottom current passing electrode 44 and its n+ ohmic contact 46 are deposited on a substrate 42 and a bottom 4 of an intrinsic layer 48.
8a shows a semi-finished state of a transistor 60 coated with 8a. A lower insulating layer 62 is deposited on top of layer 48a. The conductive material of gate 50 is deposited in layer 62 .

最後に、ゲート層５０の上部に上部絶縁層６４が堆積さ
れている。好ましくはＭ６２と６４とが、酸化ケイ素（
Ｓｉｘｔｙ）又は窒化ケイ素（ＳｉｘＮｙ）の如き堆積
絶縁ｔ材料から形成されている。好ましくはこれら絶縁
層の各々が膜厚２００〜５．０００人である。ホトレノ
スト層６６が上部絶縁層６４の上に堆積され、パターン
マスクを介したアクチニド放射線の照射及び現像を順次
用いることによってパターン作成が行なわれる。ホトレ
ジスト６６のパターン作成後の半完成トランジスタ６０
は第１６図の状態になる。次に、構造全体をＮＦ３エッ
ヂ又はＣＦ、と０２とのエッチ等によってプラズマエッ
チし、ホトレノスト層６６の開孔から露出した絶縁層６
４の部分を除去する。Finally, a top insulating layer 64 is deposited on top of gate layer 50. Preferably M62 and 64 are silicon oxide (
It is formed from a deposited insulating material such as silicon nitride (Sixty) or silicon nitride (SixNy). Preferably, each of these insulating layers has a thickness of 200 to 5,000 layers. A layer of photorenost 66 is deposited over top insulating layer 64 and patterned using sequential actinide radiation exposure and development through a patterned mask. Semi-finished transistor 60 after patterning of photoresist 66
becomes the state shown in FIG. Next, the entire structure is plasma etched by etching with NF3 edge or CF, and 02, and the insulating layer 6 exposed through the opening in the photorenost layer 66 is
Remove part 4.

次に構造を当業界で公知のタイプの酸又はプラズマエッ
チ（例えばＣｌＩＣｌ３エッチ）で処理し、層５ｏの金
属材料を除去して開孔５１を形成する。好ましくは層５
０に（第１５図及び第１７図に点線５０ｕで示す）ある
程度のアンダーカットが生じるように十分な時間をかけ
てエッチ処理する。こうすると、次に真性半導体材料を
堆積して開孔５１を充填し且つ層４８の上部４８ａを形
成するときに、真性材料がゲート５０と接触せず従って
開孔５１を形成する層５０の未絶縁エツジでのリークが
減少する。ホトレジスト６６によって被覆されない層５
０の部分をこのようにエッチ除去してから、構造に別の
エッチ処理、例えばＮＦ、エッヂ処理を与えてホトレジ
スト６６の開孔に露出した層６２の絶縁材料を除去する
。この最終エッヂの段階では、層６２で使用された酸化
ケイ素及び窒化ケイ素の如き材料の除去に多くのエッチ
ャントが使用されるので、層４８ａで使用された形のア
モルファスシリコン合金がエッチされないように注意す
る必要がある。従って、この最終エッチ段階は、層６２
の露出部分を完全に除去し直下の真性層４８ａの除去さ
れる量を最小にするように時間調整する必要がある。The structure is then treated with an acid or plasma etch of a type known in the art (eg, a ClICl3 etch) to remove the metallic material of layer 5o and form openings 51. Preferably layer 5
The etching process is performed for a sufficient amount of time so that a certain degree of undercut (indicated by a dotted line 50u in FIGS. 15 and 17) is generated on the surface of the semiconductor substrate. This ensures that when an intrinsic semiconductor material is then deposited to fill the opening 51 and form the top portion 48a of the layer 48, the intrinsic material will not contact the gate 50 and thus the remaining portion of the layer 50 forming the opening 51 will be deposited. Leakage at insulation edges is reduced. Layer 5 not covered by photoresist 66
After the 0 portions are thus etched away, the structure is subjected to another etch process, such as a NF, edge process to remove the insulating material of layer 62 exposed in the openings of photoresist 66. At this final edging stage, a lot of etchant is used to remove materials such as silicon oxide and silicon nitride used in layer 62, so care must be taken not to etch the amorphous silicon alloy in the form used in layer 48a. There is a need to. Therefore, this final etch step
It is necessary to adjust the time so as to completely remove the exposed portion of the layer 48a and minimize the amount of the underlying intrinsic layer 48a that is removed.

この最終エッチが終了したトランジスタ６０の半完成構
造が第１７図に示される。ここで、ホトレジスト層６６
が除去され、次に真性ンリコン合金の第２の堆積を行っ
て層４８の上部４８ａを形成する。この処理後ｎ°又は
ｐ゛層５２と金属電極５４とを第１図に関して説明した
ように形成する。A semi-finished structure of transistor 60 after this final etch is shown in FIG. Here, the photoresist layer 66
is removed, followed by a second deposition of an intrinsic silicon alloy to form the top 48a of layer 48. After this treatment, an n° or p′ layer 52 and metal electrode 54 are formed as described with respect to FIG.

ｉｆＩ記のごとく、第１５図の構造では、先に説明した
本発明の具体例に比較してゲート電極と電流通路電極と
の間のリーク電流が顕著に少ない。ゲート層５０の金属
の前記の如きアンダーカットは、ゲ−１−５０と層４８
との間の電気接触を実質的に阻止し得る。第１８図は、
ゲート電極５０からリーク電流を実質的に除去するため
の別の方法を示す。第１８図のデバイス７０においては
、電極５０の水平方向寸法が」二部絶縁層６２及び下部
絶縁層６４の双方より小さく従って該電極がこれら絶縁
層によって完全に電気絶縁されている。ホトリソグラフ
ィー技術の専門家には容易に理解されるように、かかる
構造は、層４８ａの上面に層６２を堆積することによっ
て形成される。この上面は第１８図に点線４８ｇで示さ
れている。次にゲート層５０を絶縁層６２の上に形成し
ホトリソグラフィーでパターン作成する。次にパターン
作成したゲート５０の上に上部絶縁層６４を連続層とし
て形成する。絶縁層６４の堆積後、ホトリソグラフィー
によってゲート５０のフィンガ間の層６４及び６２の部
分全体をエッチする。しかし乍ら、層５０の上面及び側
面を被覆する層６４の部分は除去されないようにホトリ
ソグラフィー処理を設計する。As indicated by ifI, in the structure of FIG. 15, the leakage current between the gate electrode and the current path electrode is significantly smaller than that of the specific example of the present invention described above. Such an undercut in the metal of gate layer 50 forms a gap between gate 1-50 and layer 48.
may substantially prevent electrical contact between the Figure 18 shows
Another method for substantially removing leakage current from the gate electrode 50 will be shown. In the device 70 of FIG. 18, the horizontal dimension of the electrode 50 is smaller than both the bipartite insulating layer 62 and the bottom insulating layer 64 so that the electrode is completely electrically isolated by these layers. As will be readily understood by those skilled in the art of photolithography, such a structure is formed by depositing layer 62 on top of layer 48a. This upper surface is indicated by the dotted line 48g in FIG. Next, a gate layer 50 is formed on the insulating layer 62 and patterned by photolithography. A top insulating layer 64 is then formed as a continuous layer over the patterned gate 50. After deposition of insulating layer 64, the entire portion of layers 64 and 62 between the fingers of gate 50 is etched by photolithography. However, the photolithographic process is designed such that the portions of layer 64 covering the top and sides of layer 50 are not removed.

次に真性層４８の上部４８ｂを前記のごとく堆積し続い
てオーミック層５２と電極層５４とを堆積する。A top portion 48b of intrinsic layer 48 is then deposited as described above, followed by ohmic layer 52 and electrode layer 54.

次に第１９Ａ図について説明する。第１９八図は本発明
のトランジスタの別の具体例たる高速トランジスタ８０
を示す。トランジスタ８０は第１５図のトランジスタ６
０にある程度類似しているが、ゲート電極の上下の絶縁
層６２．６４がより厚く、また、真性半導体材料４８は
、第１５図のごとくゲート電極５０を包囲しないでトラ
ンジスタ８０のゲート電極間の開孔ノ２けに堆積されて
いる。トランジスタ８０の利点は、絶縁層が厚いのでゲ
ート電極からのリークが少ないこと、及び、絶縁層の相
対誘電率が真性アモルファスシリコン合金層４８の相対
誘電率よりも高いので電極間のキャパシタンスが小さい
ことである。Next, FIG. 19A will be explained. FIG. 198 shows a high-speed transistor 80 which is another specific example of the transistor of the present invention.
shows. Transistor 80 is transistor 6 in FIG.
0, but the insulating layers 62, 64 above and below the gate electrode are thicker, and the intrinsic semiconductor material 48 does not surround the gate electrode 50 as shown in FIG. It is deposited in two holes. The advantage of the transistor 80 is that the insulating layer is thick, so there is less leakage from the gate electrode, and the relative dielectric constant of the insulating layer is higher than the relative dielectric constant of the intrinsic amorphous silicon alloy layer 48, so the capacitance between the electrodes is small. It is.

キトパンタンスが小さいとかかるトランジスタの動作速
度が増加するので、後者の利点−は特に重要である。更
に、ゲート５０に重なる層の厚みによって、上部電極５
４とゲート５０との間の距離が大きくなるとトランジス
タ８０のキャパシタンスは更に減少し従って動作速度が
増加する。The latter advantage is particularly important since a small chitopantance increases the operating speed of such transistors. Furthermore, depending on the thickness of the layer overlapping the gate 50, the upper electrode 5
Increasing the distance between transistor 80 and gate 50 further reduces the capacitance of transistor 80, thus increasing its operating speed.

第２０図及び第２１図に示すように、トランジスタ８０
は、異なる材料の複数の層を堆積し基板４２に堆積し、
これらの層群をエッヂして第２１図に示す構造を形成し
、次に真性層４８と上部オーミック及び電極層５２．５
４を堆積することによって作成される。As shown in FIGS. 20 and 21, a transistor 80
deposits multiple layers of different materials on the substrate 42;
These layers are edged to form the structure shown in FIG.
4.

エッチ段階に入る前に、好ましくはクロム又はモリブデ
ンの如き導電金属から成り好ましくは膜厚１，０００〜
５，０００人の下部電流通路電極層４４を堆積させる。Before entering the etch step, the film is preferably made of a conductive metal such as chromium or molybdenum and preferably has a film thickness of 1,000 to 1,000 yen.
Deposit 5,000 lower current path electrode layers 44.

この上にｎ°材料層４６を堆積して電子注入オーミック
接触を形成する。この層は好ましくは膜厚約５００人で
ある。層４６の上に、好ましくは膜厚約５００人のアル
ミニウム又はモリブデンの薄層８２を堆積する。後述す
るごとく、この層はエッチストップ即ち終止点デテクタ
として機能する。金属層８２の上に比較的厚い絶縁材料
層６２が堆積される。好ましくは層６２が酸化ケイ素又
は窒化ケイ素の如き堆積絶縁材料から成る。層の好まし
い膜厚は２００〜５．０００人である。次に好ましくは
膜厚約２００〜ｓ、ｏｏｏ人の金属層を堆積してゲート
層５０を形成する。このためにはクロム及びモリブデン
を含む複数種の金属を使用し得る。層５０の上に、好ま
しくは層６２と同じ材料から成り同じ膜厚の絶縁層６４
を堆積する。これらの層全部の堆積が終了すると、層６
４の上にホトレジスト層８４を堆積し露光と現像とを順
次行ってパターンを作成し第２０図に示すようなパター
ンエッチマスクを形成する。A layer of n° material 46 is deposited over this to form an electron injection ohmic contact. This layer preferably has a thickness of about 500 nm. A thin layer 82 of aluminum or molybdenum is deposited over layer 46, preferably about 500 nm thick. As discussed below, this layer functions as an etch stop or end point detector. A relatively thick layer of insulating material 62 is deposited over metal layer 82 . Preferably layer 62 comprises a deposited insulating material such as silicon oxide or silicon nitride. The preferred thickness of the layer is 200 to 5,000 layers. Next, a gate layer 50 is formed by depositing a metal layer preferably having a thickness of about 200 to 200 seconds. Multiple metals may be used for this purpose, including chromium and molybdenum. Over layer 50 is an insulating layer 64, preferably made of the same material and having the same thickness as layer 62.
Deposit. Once all these layers have been deposited, layer 6
A photoresist layer 84 is deposited on the photoresist layer 84, and a pattern is created by sequentially performing exposure and development to form a patterned etch mask as shown in FIG.

ホトレジスト層８４のパターン作成後に、第２０図に示
す構造全体に複数のエッチ処理を与えて層６４゜５０．
６２．８２をエッヂし第２１図の構造を形成する。ホト
レジストマスク８４から露出した上部絶縁層６４の部分
の除去にはＮＦ、エッヂ又はＣＦ、及び０．のプラズマ
エッヂの如きエッチを使用する。次に、ホトレノストマ
スク８４から露出した層５０の金属材料を除去するよう
に設計されたタイプの酸エッチ又はプラズマエッチで構
造を処理する。その後、別のＮＦ。After patterning photoresist layer 84, the entire structure shown in FIG. 20 is subjected to multiple etch processes to remove layer 64.50.
Edge 62.82 to form the structure shown in FIG. The portions of the upper insulating layer 64 exposed through the photoresist mask 84 are removed using NF, Edge or CF, and 0.55%. Use an etch such as Plasma Edge. The structure is then treated with an acid or plasma etch of a type designed to remove the metal material of layer 50 exposed through photorenost mask 84. Then another NF.

エッヂ又はＣＦ４及びＯ，エッチ処理を構造に与えてマ
スク８４によって露出された層６２の金属材料を除去す
る。この結果、層６２は金属層８２までエッチされる。An edge or CF4 and O etch process is applied to the structure to remove the metal material of layer 62 exposed by mask 84. As a result, layer 62 is etched down to metal layer 82.

層８２はエッチストップ即ちレーザ検出システムの終了
点インジケータとして機能する。窒化ケイ素の如き材料
の除去に有効なＮＦ３エッチ及びその他の多くのエッチ
は、アモルファスシリコン合金に対しても有効なエッチ
ャントとして機能し易いのでエッチストップが必要であ
る。下部絶縁層６２の露出部分の除去後に、層８２の金
属の露出部分を除去するタイプの第２の酸エッチ又はプ
ラズマエッチによって構造を処理する。Layer 82 functions as an etch stop or end point indicator for the laser detection system. The NF3 etch and many other etches that are effective in removing materials such as silicon nitride tend to act as effective etchants on amorphous silicon alloys and therefore require an etch stop. After removal of the exposed portions of lower insulating layer 62, the structure is treated with a second acid etch or plasma etch of the type that removes the exposed portions of the metal of layer 82.

層５０及び８２がモリブデンの如き適当な金属から成る
ときは、ＣＦ、及び０２のエッチの如き適当なプラズマ
エッチを使用して絶縁層６２．６４と金嘱層５０゜８２
とを１つの連続エッチ段階で処理し得る。かかる段階中
にはレーザ終了点検出システムがエツチングの進行をモ
ニタずべく使用され得る。当業者に公知のごとくかかる
検出システムは、エッチすべき層状構造をレーザで照射
し、次に、エッチャントが下方の層の各々を順次露出さ
せるときに干渉によって生じる反射率の変化をモニタす
る。各モリブデン層に衝突する度毎に反射率が増加し、
真性、ｎ＋、ｐ゛又は絶縁層に衝突する度毎に反射率が
低下する。従って、２回目の反射率の上昇の直後の反射
率の低下は、エツチングが層４６に到達したこと、従っ
てエッチを停止すべきであることを示す。面記処理段階
の終了後１、半完成トランジスタ８０は第２１図の構造
をもつ。即ち、ゲート素子５０の間のギャップ５１に層
６４，５０，６２．８２によって形成される多層構造に
完全開孔が形成されており、下部電極のｎ゛層４６がこ
れらの開孔の各々に露出している。When layers 50 and 82 are comprised of a suitable metal such as molybdenum, a suitable plasma etch such as a CF and 02 etch is used to remove the insulating layer 62, 64 and the gold layer 50.82.
and can be processed in one continuous etch step. During such steps, a laser endpoint detection system may be used to monitor the progress of the etch. Such detection systems, as known to those skilled in the art, illuminate the layered structure to be etched with a laser and then monitor the changes in reflectance caused by interference as the etchant sequentially exposes each of the underlying layers. The reflectance increases each time it hits each molybdenum layer,
Each time it hits an intrinsic, n+, p' or insulating layer, the reflectance decreases. Therefore, a decrease in reflectance immediately after the second increase in reflectance indicates that the etch has reached layer 46 and that the etch should be stopped. After completion of the surface processing step 1, the semi-finished transistor 80 has the structure of FIG. That is, complete apertures are formed in the multilayer structure formed by layers 64, 50, 62, 82 in the gap 51 between the gate elements 50, and the n layer 46 of the bottom electrode is formed in each of these apertures. exposed.

この処理の終了後、ホトレジスト層８４を除去し、第１
９Ａ図に示すように実質的に真性のアモルファスノリコ
ン合金層４８を堆積する。半導体層４８の堆積以前にホ
トレジスト層８４を除去することは極めて重要である。After this process is completed, the photoresist layer 84 is removed and the first
A substantially intrinsic amorphous Noricon alloy layer 48 is deposited as shown in Figure 9A. It is critical that photoresist layer 84 be removed prior to deposition of semiconductor layer 48.

さもないとホトレジスト中の有機化合物が層４８を汚染
しその電子特性を深刻に損傷するからである。堆積され
る層４８の膜厚は、層６４゜５０．６２及び８２から形
成される多層構造中に形成された開孔を充填するに十分
でなければならない。Otherwise, organic compounds in the photoresist would contaminate layer 48 and seriously damage its electronic properties. The thickness of layer 48 deposited must be sufficient to fill the openings formed in the multilayer structure formed from layers 64, 50, 62 and 82.

層４８の堆積後に、膜厚約５００人のドープアモルファ
スシリコン合金層５２を堆積する。次に層５２の上に好
ましくは膜厚３００〜５，０００人のクロム、モリブデ
ン又はアルミニウムの如き金属の眉５４を堆積して上部
電流通路電極を形成する。After the deposition of layer 48, a layer 52 of doped amorphous silicon alloy is deposited with a thickness of approximately 500 nm. A layer 54 of a metal such as chromium, molybdenum or aluminum, preferably 300 to 5,000 thick, is then deposited over layer 52 to form the upper current carrying electrode.

好ましくは、金属層５０と金属層８２とを除去するエツ
チング段階は、第１９Ａ図及び第２１図に点線５０ｕで
示すように、金属Ｒ５０が十分にアンダーカットされる
に十分な長時間継続され、導電金属層５０と堆積真性ア
モルファス半導体Ｒ４８との間の接触のおそれを小さく
する必要がある。この後にゲート電極５０を層４８から
実質的に電気絶縁しゲートからのリーク電流をほとんど
０にする。Preferably, the etching step to remove metal layer 50 and metal layer 82 is continued for a long enough period of time to sufficiently undercut metal R50, as shown by dotted line 50u in FIGS. 19A and 21. There is a need to reduce the risk of contact between the conductive metal layer 50 and the deposited intrinsic amorphous semiconductor R48. Thereafter, gate electrode 50 is substantially electrically isolated from layer 48 to substantially eliminate leakage current from the gate.

上記のごとく、トランジスタ８０の主たる利点の１つは
、キャパシタンスが低いことである。層４４゜４６及び
８２を含む下部電極が層６２の堆積以前に、ゲート素子
５０によって被覆されるべき基板４２の部分を被覆しな
いようなパターンに作成されると、このトランジスタの
キャパシタンスは更に減少する。As mentioned above, one of the primary advantages of transistor 80 is its low capacitance. The capacitance of this transistor is further reduced if the bottom electrode, including layers 44, 46 and 82, is patterned prior to the deposition of layer 62 such that it does not cover the portion of substrate 42 that is to be covered by gate element 50. .

同様に、層５２と５４とから成る上部電極も、ホトリソ
グラフィ一手段によって、ゲート素子５０の上方のトラ
ンジスタ８０の部分を被覆しないようなパターンに作成
され得る。このようにゲート素子５０が配置されるトラ
ンジスタの部分から上部電極及び下部７ｔｉ極を除去す
ると、電流通路電極間及び電流通路電極とゲートとの間
のキャパシタンスが更に減少し、その結果トランジスタ
の速度が増加する。Similarly, the top electrode consisting of layers 52 and 54 may be patterned by means of photolithography such that it does not cover the portion of transistor 80 above gate element 50. Removing the top electrode and the bottom 7ti pole from the part of the transistor where the gate element 50 is located in this way further reduces the capacitance between the current path electrodes and between the current path electrode and the gate, resulting in an increase in the speed of the transistor. To increase.

また、イオンミリング又はその他の適当な技術によって
、上部絶縁層６４の上方の層４８の部分４８ｄを除去し
て真性材料とその電流導通通路とを層６２゜５０及び６
４の開孔に実質的に閉じこめてもよい。最後に、所望な
らば、トランジスタ８０は第１９Ａ図に示すような複数
開孔でなく単−開孔を持つように構成されてもよい。The portion 48d of layer 48 above top insulating layer 64 is also removed by ion milling or other suitable technique to remove the intrinsic material and its current conducting paths from layers 62, 50 and 6.
It may be substantially confined in the opening of No. 4. Finally, if desired, transistor 80 may be configured with a single aperture rather than multiple apertures as shown in FIG. 19A.

第１９Ｂ図のトランジスタ８０ａは、基本的にトランジ
スタ８０と同様に構成され最後の２つの教示を含むトラ
ンジスタ構造の例である。トランジスタ８０ａが平坦な
上面をもちその上に層状構造又は素子が堆積又はその他
の方法で形成されるという利点を有することに注目され
たい。Transistor 80a of FIG. 19B is an example of a transistor structure that is constructed essentially like transistor 80 and includes the last two teachings. Note that transistor 80a has the advantage of having a planar top surface upon which layered structures or devices may be deposited or otherwise formed.

オーミック接触層４６と５２とが同じ導電形例えばｎ゛
形を有するようにドープすることによって、トランジス
タ８０をユニポーラ構造にすることも可能であるが、オ
ーミック接触層の１つをｎ＋及び他の１つをｐ゛にして
電流導通が正孔と電子との双方によって行なわれるアン
ビボーラデバイスとしてトランジスタ８０を形成するの
が有利である。上記のごとく、かかるアンビポーラデバ
イスは電流量が大きいという利点をもつ。かかる電流量
の増加によってトランジスタがより大きいパワーを有す
るだけでなく、その電極に結合したキャパシタンスの充
放電に要する時間の短縮によってトランジスタの速度が
増加する。It is also possible to make the transistor 80 a unipolar structure by doping the ohmic contact layers 46 and 52 to have the same conductivity type, e.g. It is advantageous to form the transistor 80 as an ambipolar device, with one p' and current conduction by both holes and electrons. As mentioned above, such an ambipolar device has the advantage of a large amount of current. Not only does this increased amount of current cause the transistor to have more power, but it also increases the speed of the transistor by reducing the time required to charge and discharge the capacitance coupled to its electrodes.

次に第２２図及び第２３図は本発明の別の具体例たるト
ランジスタ９０を示す。トランジスタ９０は第１図のト
ランジスタ４０に実質的に等しいが、第１図の単一ゲー
ト層５０の代わりに２つのゲート層５０ａ及び５０ｂを
もつ。Next, FIGS. 22 and 23 show a transistor 90 which is another embodiment of the present invention. Transistor 90 is substantially similar to transistor 40 of FIG. 1, but has two gate layers 50a and 50b instead of the single gate layer 50 of FIG.

２つのゲート層５０ａ及び５０ｂは夫々、前記のトラン
ジスタ４０の単一ゲート層５０と実質的に同様に形成さ
れる。実際、第１ゲート層５０ａは第３図のゲート５０
と正確に同じ方法で形成される。真性層４８の第１部分
４８ａの堆積後、第１層５０ａを堆積しホトリソグラフ
ィ一手段でパターンを作成する。第２３図で、真性層の
この第１部分４８ａの上部境界は点線で示される。次に
真性層４８の第２部分即ち中間部分４８ｃを堆積する。The two gate layers 50a and 50b are each formed substantially similar to the single gate layer 50 of transistor 40 described above. In fact, the first gate layer 50a is the gate 50 of FIG.
formed in exactly the same way. After depositing the first portion 48a of the intrinsic layer 48, a first layer 50a is deposited and patterned by means of photolithography. In FIG. 23, the upper boundary of this first portion 48a of the intrinsic layer is shown in dotted lines. A second or intermediate portion 48c of intrinsic layer 48 is then deposited.

この堆積後にホトリソグラフィ一手段で第２ゲート層５
０ｂを堆積する。この構造の上に、層４８の上部即ち最
終部分４８ｂを堆積する。次にオーミック接触Ｊ！５２
と金属電極層５４とを堆積してトランジスタ９０の構造
を完成する。After this deposition, a second gate layer 5 is formed by photolithography.
Deposit 0b. A top or final portion 48b of layer 48 is deposited over this structure. Next is ohmic contact J! 52
and metal electrode layer 54 are deposited to complete the structure of transistor 90.

多層ゲートをもつトランジスタ９０の１つの利点は、ゲ
ート層５０ａ及び５０ｂの各々がトランジスタ９０をオ
ン又はオフに切り替えることができるので、トランジス
タが２人力論理ゲートとして機能し、各ゲート層が別々
の論理人力として機能することである。３つ以上の入力
をもつ論理ゲートを形成する３つ以上のゲート層をもつ
構造も可能であることは理解されよう。また、構造の上
部及び下部の電流通路電極に対するゲートＦｆｉ５０ａ
及び５０ｂの各々の位置を変化させると、かかるゲート
の各々による電流遮断電圧が、第１１Ａ図及び第１１Ｂ
図から第１４Ａ図及び第１４Ｂ図に関して前記に説明し
たように変化することも理解されよう。また、第２３図
に示すタイプの多数ゲートトランジスタ９０が、第１５
図、第１８図及び第１９図に示すようにゲートが絶縁さ
れた構造をもち得ることも理解されよう。One advantage of transistor 90 with a multilayer gate is that each of gate layers 50a and 50b can turn transistor 90 on or off, so that the transistor functions as a two-power logic gate, with each gate layer having a separate logic gate. It is to function as a human resource. It will be appreciated that structures with more than two gate layers forming logic gates with more than two inputs are also possible. Also, the gate Ffi50a for the upper and lower current path electrodes of the structure
11A and 11B, the current blocking voltage due to each such gate is changed as shown in FIGS. 11A and 11B.
It will also be understood from the figures that the changes described above with respect to FIGS. 14A and 14B occur. Further, a multi-gate transistor 90 of the type shown in FIG.
It will also be appreciated that the gate can have an insulated structure as shown in FIGS. 18 and 19.

開孔５１が十分に小さい絶縁ゲート５０をもつ少なくと
もＶＭＩＴにおいては、２つの電流搬送電極の遠い方の
電極の電圧にほぼ等しい電圧をゲート５０に印加するこ
とによってデバイスを実質的にオフに切り替えることが
可能である。適当に小さい開孔５１を用いると、かかる
ゲート電圧はゲートに遠い方の電極との間の層４８の部
分での電圧を有効に低下させ実質的にＯｖにするであろ
う。従って、荷電キャリヤは、層４８のこの部分で急激
にドリフトしない。一般に、このＶＭ［Ｔ遮断技術は、
ゲートに近い方の電極との間の層４８の部分が開孔５１
の寸法に比較して十分に厚いならば、ゲートに印加され
た電圧が２つの電流搬送電極の近い方の電極の電圧と同
じになる場合にも機能するであろう。At least in VMITs with insulated gates 50 where apertures 51 are sufficiently small, applying a voltage to gate 50 approximately equal to the voltage of the distal of the two current carrying electrodes substantially switches off the device. is possible. With a suitably small aperture 51, such a gate voltage will effectively reduce the voltage in the portion of layer 48 between the electrode remote from the gate to substantially Ov. Charge carriers therefore do not drift rapidly in this portion of layer 48. Generally, this VM[T blocking technology is
The part of the layer 48 between the electrode closer to the gate has an opening 51.
If it is sufficiently thick compared to the dimensions of , it will also work if the voltage applied to the gate is the same as the voltage on the nearer of the two current carrying electrodes.

（、ヅー下牟イθ 第２２図に示したトランジスタ９０のような、十分に厚
い層４８ｃによって上下に隔てられた複数個のゲートを
有するＶＭＩＴは、層４８ｃを横切ってかあるいは層４
８ａ及び４８ｂを横切って逆バイアスを掛けることによ
り更に完全にターンオフされ得る。A VMIT having multiple gates vertically separated by a sufficiently thick layer 48c, such as the transistor 90 shown in FIG.
More complete turn-off can be achieved by applying a reverse bias across 8a and 48b.

ここでも、上記技術は何れも、複数個のゲート層に設け
られた間口５１の相対寸法が十分小さく、ゲート層に付
与された電圧の影響は間口５１を全体に拡がり得るとい
うことを前提とする。第２２図のデバイスにおいて層４
８Ｃを横切る逆バイアスは、例えばゲート電圧■Ｇ１及
びＶＯ２をそれぞれ■→−の２／３及び■＋の１／３と
することによって創出され得る。■＋は、電極４４が接
地されている、即ちＯボルトの状態にある時電極５４に
付与される電圧である。層４８ａ及び４８ｂを横切って
逆バイアスを掛けるためには、ゲート電圧ＶＧ１は０ボ
ルトより低くされ、かつゲート電圧ＶＧ２は■＋より高
められ得る。上記何れの場合も、層４８の逆バイアスを
掛けられた各部分では荷電キャリヤが排除される傾向に
あり、それによって電流のほぼ総てが有効に遮断される
。従って、上下に離隔した複数個の制御ゲートを有する
ＶＭＩＴではきわめて弱いオフ電流が達成される。Again, all of the above techniques assume that the relative dimensions of the openings 51 provided in the plurality of gate layers are sufficiently small so that the influence of the voltage applied to the gate layers can spread over the entire openings 51. . Layer 4 in the device of FIG.
A reverse bias across 8C can be created, for example, by setting the gate voltages G1 and VO2 to 2/3 of ->- and 1/3 of +, respectively. (2) + is the voltage applied to the electrode 54 when the electrode 44 is grounded, that is, in a state of O volts. To apply a reverse bias across layers 48a and 48b, gate voltage VG1 may be lower than 0 volts and gate voltage VG2 may be increased above +. In either case, the reverse biased portions of layer 48 tend to exclude charge carriers, thereby effectively blocking substantially all of the current flow. Therefore, a VMIT having a plurality of vertically spaced control gates achieves a very weak off-state current.

第２４Δ図に、本発明の一変形例をトランジスタ９５の
形態で示す。トランジスタ９５は第２２図のトランジス
タ９０と実質的に同等であるが、２個のゲート層乃至は
電極５０ａ及び５０ｂが互いに対してずれて位置してい
る点でのみ相違し、上記ずれ乃至変位によってゲート層
５０ａのゲート要素同士の間の間口５１ａはゲート層５
０ｂのゲート要素により上下方向において実質的に覆わ
れ、もしくはマスクされており、ゲート層５０ｂのゲー
ト要素同士の間の開口５１ｂはゲートｌ　５０ａのゲー
ト要素により実質的に覆われ、もしくはマスクされてい
る。ゲート層５０ａの可能な一構成を、第２４Ａ図の線
２４［３−２４Ｂに沿った部分断面図である第２４３図
に示す。上述のような互いに対して変位したゲート層の
主な利点は、ゲート構・造中の、層４８の電路が通る通
路がより長く、かつ所望であれば非常に狭い複合ゲート
構造の形成を非常に容易にすることである。FIG. 24A shows a modification of the present invention in the form of a transistor 95. Transistor 95 is substantially the same as transistor 90 of FIG. 22, but differs only in that the two gate layers or electrodes 50a and 50b are offset relative to each other; The opening 51a between the gate elements of the gate layer 50a is the gate layer 5.
The opening 51b between the gate elements of the gate layer 50b is substantially covered or masked by the gate element of the gate l50a in the vertical direction. There is. One possible configuration of gate layer 50a is shown in FIG. 243, which is a partial cross-sectional view taken along line 24[3-24B of FIG. 24A. The main advantage of gate layers displaced with respect to each other as described above is that the path through which the conductors in layer 48 pass through the gate structure is longer and, if desired, greatly facilitates the formation of very narrow composite gate structures. It is to make it easier.

デポジション乃至堆積による半導体構造体製造において
は目下のところ、真性層４８のゲート電極５０ａ及び５
０ｂ間の部分４８ｅのような、１個以上のデポジット層
の厚みによって決定される構成要素同士の上下の間隔を
微細に制御することの方が、通常ホトリングラフイー法
によって決定される構成要素同士の左右の間隔を微細に
制御することよりはるかに容易である。即ち、例えばゲ
ート層５０ａと５０ｂとの間にデポジットされる真性半
導体材料の厚みを制御することによ゛って、真性層４８
の層５０ａ及び５０ｂ間の部分４８Ｑの厚みを１ミクロ
ンの１／２あるいは１／４より小さくすることは非常に
容易であるが、開口５１ａや５１ｂのような単独のゲー
ト層のゲート要素同士の間の間口の幅あるいは長さをホ
トリソグラフィー的手段によって１ミクロンより小さく
することははるかに困難であろう。ゲート層同士の間隔
を上記のように狭くし得ることによって、第８図及び第
９図に関して先に検問したような印加電圧が全く存在し
なくともデバイスがターンオフされるような十分な空乏
領域がゲート電極によってもたらされるトランジスタの
製造がより容易となる。このような狭い間隔はまた、第
１４Ａ図及び第１４８図に関する先の検討にＪ３いて指
示したようなより小さい印加ゲート電圧でターンオン及
びオフされ得るトランジスタの実現も可能にする。部分
４８ｅの厚みが比較的大きかったく例えば５ミクロン）
としても、互いに変位させたゲート配置はなお非常に有
利で、ゲート層を貫通する任意の電流路乃至電路の全長
を増大するのに用いられ得ることに留意されたい。上記
電路長の増大によって、ゲート層によって生成されるよ
り弱い電界が、より短い電路に付与されるより強い電界
の場合と同じ量の電流をチョークすることが可能となる
。In the fabrication of semiconductor structures by deposition, gate electrodes 50a and 5 of the intrinsic layer 48 are currently used.
Fine control of the vertical spacing between components determined by the thickness of one or more deposited layers, such as the portion 48e between 0b and 0b, is typically better for components determined by photolithographic methods. This is much easier than finely controlling the left and right spacing between the two. That is, by controlling the thickness of the intrinsic semiconductor material deposited between gate layers 50a and 50b, for example, the intrinsic layer 48
Although it is very easy to reduce the thickness of the portion 48Q between layers 50a and 50b to less than 1/2 or 1/4 of 1 micron, the It would be much more difficult to reduce the width or length of the intervening opening to less than 1 micron by photolithographic means. By being able to narrow the spacing between the gate layers as described above, there is sufficient depletion region such that the device is turned off in the absence of any applied voltage as examined above with respect to Figures 8 and 9. The transistor provided by the gate electrode is easier to manufacture. Such close spacing also allows for the implementation of transistors that can be turned on and off with smaller applied gate voltages, as indicated by J3 in the previous discussion with respect to FIGS. 14A and 148. If the thickness of the portion 48e is relatively large (for example, 5 microns)
However, it should be noted that mutually displaced gate arrangements are still very advantageous and can be used to increase the overall length of any current path through the gate layer. The increased path length allows a weaker electric field generated by the gate layer to choke the same amount of current as a stronger electric field applied to a shorter path.

トランジスタ９５の２個のゲート層５０ａと５０ｂとは
、第２４Ａ図に示すように電気的に接続されている必要
は無いと了解されるべきである。例えば２個のゲート層
はそれぞれ賃なる電気的入力と接続され得、それによっ
てトランジスタ１００は論理ゲートとして、第２７Δ図
との関連で後述する、論理ゲートとして構成されたトラ
ンジスタ構造体と類似の様式で機能する。It should be understood that the two gate layers 50a and 50b of transistor 95 need not be electrically connected as shown in Figure 24A. For example, the two gate layers may each be connected to a separate electrical input, such that transistor 100 is configured as a logic gate in a manner similar to a transistor structure configured as a logic gate, discussed below in connection with FIG. It works.

第２５Ａ〜２８０図は、本発明の変形例を、論理ゲート
の基本型のうちの４種を示す回路構成において示す。第
２５Ａ図は、第２５Ｂ図の真理値表に示したようなＯＲ
ゲート機能を果たすように設計されたトランジスタ構造
体１００を示す。トランジスタ１ｏｏハｈいに電気的に
分離された２個のコプレーナ電ＶｉＡＧ１及びＧ２から
成るゲート層５０を有し、前記電極Ｇ１とＧ２とは開口
５１によって分離されており、この開口５１を貫通して
電路が底部及び頂部電極４６及び５２間に伸長する。ゲ
ート層５０は、第１３Δ図の具体例の教示に従い、電極
５２より電極４６の方に近接して配置されている。ゲー
ト層５０のこのような上下方向での位置、開口５１の大
きさ、抵抗器１０１の抵抗値、及びゲート層５０の厚み
は、゛論理状態１″を表わす電圧信号（例えば約＋５■
）が２個のゲートＧ１及びＧ２の何れかに付与されると
当該ゲートが、開口５１を通る電路の大部分をターンオ
フするのに十分な電界を生成するように選択される。両
ゲート電極が論理値１の時、電路を通る電流は完全に遮
断される。即ち、両ゲート電極Ｇ１及びＧ２に“論理値
Ｏ”（例えば約Ｏボルト）が付与された場合にのみ、比
較的強い電流が開口５１を通って流れ得る。第２５Ａ図
に示した回路構成において、ＤＣ電源１０２と直列に接
続されたプルアップ抵抗器１０１は、出力端子Ｖｏを電
流Ｉが殆んどあるいは全く遮断される度に論理値１とし
、電流Ｉが比較的強くなる度に論理値０とするべく機能
する。その結果、第２５Ａ図の回路構成のトランジスタ
１００は、２個のゲート人力Ｇ１及びＧ２の何れかが論
理状態１を表わす入力を受取るとターンオンされるＯＲ
論理ゲートとして動作する。25A-280 illustrate variations of the present invention in circuit configurations illustrating four of the basic types of logic gates. Figure 25A shows the OR as shown in the truth table in Figure 25B.
A transistor structure 100 designed to perform a gate function is shown. The transistor 1oo has a gate layer 50 consisting of two electrically isolated coplanar electrodes ViAG1 and G2, and the electrodes G1 and G2 are separated by an opening 51, and a gate layer 50 is formed through the opening 51. An electrical path extends between the bottom and top electrodes 46 and 52. Gate layer 50 is positioned closer to electrode 46 than electrode 52, in accordance with the teachings of the embodiment of FIG. 13Δ. The vertical position of the gate layer 50, the size of the opening 51, the resistance value of the resistor 101, and the thickness of the gate layer 50 are determined by the voltage signal representing "logic state 1" (for example, approximately +5 cm).
) is applied to either of the two gates G1 and G2, which gate is selected to generate an electric field sufficient to turn off the majority of the electrical path through the aperture 51. When both gate electrodes have a logic value of 1, the current through the electrical path is completely interrupted. That is, a relatively strong current can flow through the aperture 51 only if a "logic value O" (for example about O volts) is applied to both gate electrodes G1 and G2. In the circuit configuration shown in FIG. 25A, the pull-up resistor 101 connected in series with the DC power supply 102 sets the output terminal Vo to a logic value of 1 each time the current I is almost or completely interrupted, and It functions to set the logic value to 0 whenever becomes relatively strong. As a result, transistor 100 in the circuit configuration of FIG.
Operates as a logic gate.

第２５Ｃ図は、第２５Ａ図のゲート層５０の可能な一構
成を示す、第２５Ａ図の線２５Ｃ−２５Ｃに沿った部分
断面図であり、この図でゲート電極Ｇ１及びＧ２は各々
複数本のフィンガを有し、これらのフィンガは他方のゲ
ート電極のフィンガと組合されている。こうして組合さ
れたフィンガ同士の間に設けられた開口５１は、トラン
ジスタ１００の電流処理能力を有利に高めるかなりの長
さの細長いチャネルである。FIG. 25C is a partial cross-sectional view taken along line 25C-25C of FIG. 25A showing one possible configuration of gate layer 50 of FIG. 25A, in which gate electrodes G1 and G2 each have a plurality of It has fingers which are combined with the fingers of the other gate electrode. The opening 51 provided between the assembled fingers is an elongated channel of considerable length that advantageously enhances the current handling capability of the transistor 100.

第２６Ａ図は、本発明の一変形例を、第２６Ｂ図の真理
値表に示したようにＡＮＤゲートとして機能する回路構
成で示す。第２６Ａ図に示したトランジスタ１１０は互
いに電気的に分離された２個のコプレーナゲート電極Ｇ
１及びＧ２を有し、これらのゲート電極Ｇ１及びＧ２は
開口５１によって、第２５Ａ図のデバイスのゲート電極
の場合と非常に似た方法で互いに分離されているが、但
しこの例の間口５１の方が第２５Δ図の例の開口５１よ
り実質的に幅広い。開口５１は、トランジスタ１１０の
ゲート層の概略的部分断面図である第２６Ｃ図に示した
細長いチャネルの形態を取り得る。トランジスタ１１０
の開口５１は十分に幅広いので、開口５１を通る電流を
遮断するべく開口５１を横切る空乏領域を創出するには
両ゲートＧ１及びＧ２に論理値１の電圧が付与されなけ
ればならない。従って、トランジスタ１１０はＡＮＤゲ
ートとして動作する。FIG. 26A shows a variation of the present invention with a circuit configuration that functions as an AND gate as shown in the truth table of FIG. 26B. The transistor 110 shown in FIG. 26A has two coplanar gate electrodes G that are electrically isolated from each other.
1 and G2, and these gate electrodes G1 and G2 are separated from each other by an opening 51 in a manner very similar to that of the gate electrodes of the device of FIG. 25A, except that the opening 51 in this example The aperture 51 is substantially wider than the aperture 51 in the example of FIG. 25Δ. Opening 51 may take the form of an elongated channel as shown in FIG. 26C, which is a schematic partial cross-sectional view of the gate layer of transistor 110. transistor 110
The aperture 51 of is wide enough that a logic 1 voltage must be applied to both gates G1 and G2 to create a depletion region across the aperture 51 to block current flow through the aperture 51. Therefore, transistor 110 operates as an AND gate.

第２７Δ図は、トランジスタ１３０を第２７８図の真理
値表に示したようにＮΔＮＯゲートとして動作させる回
路構成内のトランジスタ１３０を示す。トランジスタ１
３０は基本的には第２２図に関して上述したトランジス
タ９０と同等であるが、第１２Ａ図のトランジスタに関
して上述した種類のゲート機能を得るために２個のゲー
ト電極Ｇ１及びＧ２が上方の、２個の電路電極のうちよ
り陽性である電極の方へと移動されている点のみ相違す
る。従って、開口５１ｆ及び５１９は各々、関連ゲート
Ｇ１あるいはＧ２に論理値１の電圧が付与された場合に
１！電し得る。間口５１ｆと５１０とは電気的に互いに
対して直列であるので、トランジスタ１３０を横切る電
路全体がターンオンされるのは同口５Ｒ及び５１（７が
共にターンオンされる場合のみである。即ち、トランジ
スタ１３０は、第２７Ａ図の回路構成においてＮＡＮＤ
ゲートとして機能する。FIG. 27Δ shows transistor 130 in a circuit configuration that causes transistor 130 to operate as a NΔNO gate as shown in the truth table of FIG. 278. transistor 1
30 is basically equivalent to the transistor 90 described above with respect to FIG. The only difference is that the current path electrodes have been moved toward the more positive electrode. Therefore, each of the openings 51f and 519 is 1! when a voltage of logic value 1 is applied to the associated gate G1 or G2! Can be charged. Since openings 51f and 510 are electrically in series with each other, the entire electrical path across transistor 130 is turned on only when openings 5R and 51 (7) are turned on together. is NAND in the circuit configuration of FIG. 27A.
Functions as a gate.

第２８Δ図は、第２８３図の真理値表に示したように動
作するＮＯＲゲートを構成する回路構成内に配置された
本発明の一変形例を示す。第２８Ａ図に示したトランジ
スタ１４０は２個のコプレーナ電極ＳＯＣ及び５０ｄを
有し、これらの電極５０ｃ及び５０ｄの上面は絶縁体層
６４で被覆されている。電極Ｇ１及びＧ２は、第１２Ｂ
図に開示したような動作特性を得るため電極層４６より
電極層５２の方にはるかに近接するように配置されてい
る。ゲート電極Ｇ１とＧ２とは、開口５１ｈ及び５１ｉ
並びに絶縁層６４の部分６４ａによって互いに分離され
ている。絶縁層６４とその部分６４ａとを含むトランジ
スタ１４０が、例えば第１６図のトランジスタ６ｏの製
造に関して開示した諸工程を幾分変更することによって
即座に製造され得ることは、当業者には明らかであろう
。FIG. 28Δ shows a variation of the present invention placed in a circuit configuration constituting a NOR gate operating as shown in the truth table of FIG. 283. The transistor 140 shown in FIG. 28A has two coplanar electrodes SOC and 50d, and the upper surfaces of these electrodes 50c and 50d are covered with an insulating layer 64. Electrodes G1 and G2 are the 12th B
It is placed much closer to electrode layer 52 than electrode layer 46 to obtain the operating characteristics disclosed in the figures. Gate electrodes G1 and G2 are formed by openings 51h and 51i.
and are separated from each other by a portion 64a of the insulating layer 64. It will be apparent to those skilled in the art that transistor 140, including insulating layer 64 and portion 64a thereof, may be readily manufactured, for example, by some modification of the steps disclosed for manufacturing transistor 6o of FIG. Dew.

絶縁層６４は真性層４８を流れる電流に、開口５１ｈあ
るいは５１１のみを通過させる。開口５１ｈの寸法は、
ゲート電極Ｇ１に付与される論理値Ｏの入力電圧が開口
５ｔｈを貫通して流れる電流の実質的に総てを遮断する
ように、かつ論理値１の入力電圧によって電流が電路電
極５２及び４６間で、真性層４８の電路の開口５１ｈを
通る部分を経て流れ得るように決定される。開口５１ｉ
の寸法も、ゲート電極Ｇ２に付与される論理値Ｏ及び１
の入力電圧に関し上記と同様に決定される。更に、開口
５１ｈ及び５１ｉは各々、導電するべくバイアスされる
と出力Ｖｏを論理状態０とするのに十分な電流を当該開
口単独で通過させ得るように寸法決定される。従って、
トランジスタ１４０を含むこの′回路構成はＮＯＲゲー
トとして動作する。The insulating layer 64 allows the current flowing through the intrinsic layer 48 to pass only through the opening 51h or 511. The dimensions of the opening 51h are:
The input voltage with a logic value O applied to the gate electrode G1 blocks substantially all of the current flowing through the opening 5th, and the input voltage with a logic value 1 causes the current to flow between the circuit electrodes 52 and 46. It is determined that the electric current can flow through the portion of the intrinsic layer 48 that passes through the opening 51h. Opening 51i
The dimensions of are also the logical values O and 1 given to the gate electrode G2.
is determined in the same manner as above regarding the input voltage of . Additionally, apertures 51h and 51i are each sized such that when biased to conduct, sufficient current can pass through the aperture alone to cause output Vo to a logic state of zero. Therefore,
This circuit configuration, including transistor 140, operates as a NOR gate.

第２８Ａ図に示したゲート層５０は、開口５１ｈ及び５
１ｉを部分的に規定する複数個の制御もしくはゲート電
極５０ｃ及び５０ｄから成る。絶縁層部分６４ａが、開
口５１ｈの及び５１ｉの残りの部分を規定する。The gate layer 50 shown in FIG. 28A has openings 51h and 5.
It consists of a plurality of control or gate electrodes 50c and 50d that partially define 1i. Insulating layer portion 64a defines opening 51h and the remaining portion of 51i.

トランジスタ１４０のゲート層５０について、別の変形
例を第２８Ｃ図に示す。第２８Ｃ図に示したグー１〜層
５０は、絶縁層６２及び６４で被覆された複数個のコプ
レーナゲート電極５０ｃ及び５０ｄを有し、電極５０ｃ
と５０ｄとは、絶縁材料Ｗ１６４の部分６４ａで満たさ
れた所与容積のスペースにより左右方向において互いに
分離されている。Another modification of the gate layer 50 of the transistor 140 is shown in FIG. 28C. Goo 1 to layer 50 shown in FIG. 28C has a plurality of coplanar gate electrodes 50c and 50d covered with insulating layers 62 and 64,
and 50d are separated from each other in the left-right direction by a space of a given volume filled with the portion 64a of the insulating material W164.

第２５図〜第２８図に関して上述したことから、本発明
のトランジスタは概して任意の論理ゲート機能を達成す
るべく様々に構成され得ると了解される。様々な論理ゲ
ート機能のための諸変形例は、本発明の様々な開示を選
択的に組合せることにより当業者によって容易に製造さ
れ得る。また、第２５図〜第２８図の変形例では各論理
ゲートについて２個の入力しか示してないが、本発明ト
ランジスタの一利貞は、付加的なゲートもしくは制ａｍ
極を設けることによって（例えば３個、４個あるいは更
に多数の）多重入力が簡単かつ即座に設置され得ること
である。動作電圧を例えば５ボルトから１５ボルトへと
著しく変更する場合、選択された論理ゲート機能を維持
するためには普通トランジスタの構造の間隔及び／また
は寸法を変更しなければならないことも、当業者には明
らかであろう。From what has been described above with respect to FIGS. 25-28, it will be appreciated that the transistors of the present invention can be configured in a variety of ways to generally accomplish any logic gate function. Variations for various logic gate functions can be readily manufactured by those skilled in the art by selectively combining the various disclosures of the present invention. Also, although the modifications of FIGS. 25 to 28 show only two inputs for each logic gate, it is possible to add additional gates or
By providing poles, multiple inputs (eg 3, 4 or even more) can be easily and quickly installed. It will also be appreciated by those skilled in the art that when the operating voltage is significantly changed, for example from 5 volts to 15 volts, the spacing and/or dimensions of the transistor structure typically must be changed in order to maintain the selected logic gate function. should be obvious.

更に、１個以上のゲート層の上下方向での位置を変更し
、あるいは動作電圧を変更する（例えば逆転する）と、
トランジスタの論理ゲート機能は、本発明の開示に基づ
き質的に予想され得るように変化し得る。即ち、本発明
の別の重要な利点は、権めて様々なく恐らく総ての）ア
ナログ（即ち線形）デバイス機能及びデジタル（即ち切
替）デバイス機能を実現するべく著しく変更され得る動
作特性を有する基本的なトランジスタを提供することで
ある。Additionally, changing the vertical position of one or more gate layers or changing the operating voltage (e.g., reversing)
The logic gate functions of the transistors may vary as can be qualitatively predicted based on the present disclosure. That is, another important advantage of the present invention is that the basics have operating characteristics that can be significantly modified to realize a wide variety, but perhaps all, of analog (i.e., linear) and digital (i.e., switching) device functions. The purpose of this invention is to provide a transistor with a unique structure.

第２９Ａ図に、本発明のアンビボーラトランジスタの横
型の具体例１５０を示す。トランジスタ１５０はその外
見において、当業者に公知である成る種のブレーナ型薄
膜トランジスタに類似する。しかし、オーム接触層４６
と５２とは異なる導電型であり、トランジスタはユニポ
ーラデバイスとしてよりはむしろアンビボーラデバイス
として機能することが指摘されるべきである。FIG. 29A shows a lateral embodiment 150 of the ambipolar transistor of the present invention. Transistor 150 is similar in appearance to some types of Brainer type thin film transistors known to those skilled in the art. However, the ohmic contact layer 46
It should be pointed out that and 52 are of different conductivity types, and the transistor functions as an ambipolar device rather than as a unipolar device.

アンビボーラトランジスタ１５０は、状態密度減少元素
として添加されるフッ素を場合によっては含有した、ａ
−３ｉ：）ｌのような実質的に真性なアモルファスシリ
コン合金の層４８を絶縁基板４２上にデポジットするこ
とによって形成される。次に、まずｎ＋接触層４６を、
次いで層４６から離隔したｐ＋接触１ｉ１５２を形成す
るのにホトリソグラフィー法が用いられ得る。上記２層
の形成は、ｎ、及びｐ＋アモルファスシリコン合金層を
デポジット後にパターン加工することによって実施され
得る。The ambipolar transistor 150 has a
-3i:)l is formed by depositing a layer 48 of a substantially intrinsic amorphous silicon alloy onto an insulating substrate 42. Next, first, the n+ contact layer 46 is
Photolithographic methods may then be used to form p+ contacts 1i 152 spaced from layer 46. Formation of the two layers may be performed by patterning the n and p+ amorphous silicon alloy layers after depositing them.

オーム接触層４６及び５２の形成後、金属層がデポジッ
トされてパターン加工され、電気接触層４４及び５４が
形成される。次に、ゲート絶縁材料層１５２がデポジッ
トされてパターン加工され、接触層４４と５４との間隙
部分を被覆する。最優にゲート金属層がデポジットされ
てパターン加工され、ゲート５０が形成される。After forming ohmic contact layers 46 and 52, metal layers are deposited and patterned to form electrical contact layers 44 and 54. A layer of gate insulating material 152 is then deposited and patterned to cover the gap between contact layers 44 and 54. A gate metal layer is best deposited and patterned to form gate 50.

トランジスタ１５０は、デプレッションモードのＦＥＴ
かあるいはエンハンスメントモードのＦＥＴとして動作
し得る。デプレッションモードのデバイスとして動作す
る場合、オーム接触層４４及び５４間の層４８中の導電
チャネルの長さは、ゲート５０に電圧が印加されなくと
も該チャネルが実質的に導電するように十分短くされる
ことが好ましい。Transistor 150 is a depletion mode FET.
Alternatively, it can operate as an enhancement mode FET. When operated as a depletion mode device, the length of the conductive channel in layer 48 between ohmic contact layers 44 and 54 is short enough such that the channel is substantially conductive even when no voltage is applied to gate 50. It is preferable.

デプレッションモードでは、ゲート５０への適当な電圧
の印加によって直接チャネルから優勢な乃至多数荷電キ
ャリヤが排除され、その結果光に述べた空間電荷中和の
傾向に起因して、他方の極性の荷電キャリヤ（すなわち
補償荷電キャリヤ）もチャネルから排除される傾向にあ
る。In depletion mode, the application of a suitable voltage to the gate 50 directly removes the predominant or majority charge carriers from the channel, so that due to the space charge neutralization tendency mentioned above, the charge carriers of the other polarity are removed directly from the channel. (i.e. compensating charge carriers) also tend to be excluded from the channel.

トランジスタ１５０は好ましくは、エンハンスメントモ
ードデバイスとして動作する。その場合、オーム接触層
４４及び５４間の導電チャネルの長さ及び幅は、通常特
徴寸法の関数である、速度と製造の容易さ及び費用との
適当な妥協点として選択されるべきである。チャネルは
好ましくは、電路電極４４及び５４間に電位（■ＡＫ）
が印加されてもチャネル領域内に優勢極性の荷電キャリ
ヤを誘導する電圧がゲートｒＯに印加されないと実質的
に導電しない。ゲート５０に適当な電圧が印加されると
、多数キセリャが真性層４８内部から、また該キャリヤ
を絶縁されたゲートの方へ直ちに注入する電路電極から
誘導されて、真性層４８のゲート絶縁層１５２に隣接す
る部分に主として集積する傾向を示し、こうして上記部
分中に導電チャネルを構成する。Transistor 150 preferably operates as an enhancement mode device. In that case, the length and width of the conductive channel between ohmic contact layers 44 and 54 should be selected as a suitable compromise between speed, ease of manufacture, and cost, which is usually a function of feature size. The channel preferably has a potential (■AK) between the current path electrodes 44 and 54.
does not conduct substantially unless a voltage is applied to the gate rO that induces charge carriers of a predominant polarity in the channel region even if . When a suitable voltage is applied to the gate 50, a large number of carriers are induced from within the intrinsic layer 48 and from the current path electrode, which immediately injects the carriers towards the insulated gate, to the gate insulating layer 152 of the intrinsic layer 48. It shows a tendency to accumulate mainly in the area adjacent to the area, thus forming a conductive channel in said area.

例えば、真性層４８が水素添加されたアモルファスシリ
コン合金から成り、かつゲート５０に正電圧が印加され
る場合、過剰な電子が横型に形成された通常のｎチャネ
ルＭＯ８ＦＥＴでのようにゲートの方に引寄せられ、導
電チャネルを構成する。実質的に一方の極性の荷電キャ
リＶしか有しない通常の絶縁ゲートＦＥＴ　（ＩＧＦＥ
Ｔ）においては、導電チャネルの深さは局在状態内に引
込まれた荷電キャリヤの自己遮蔽（スクリーニング）効
果によって制限され、また該チャネルの伝導帯は印加グ
ー１〜電圧によって制限される。遮蔽電界の強度は正味
電荷濃度に依存し、前記正味電荷濃度は通常の結晶質Ｉ
Ｇ（＄ｅ縁ゲート）ＦＥＴでは伝導帯内の多数荷電キ、
ヤリャに実質的に等しく、アモルファスＩＧＦＥＴでは
導電チャネル内の捕獲された多数荷電キャリヤと可動の
多数荷電キャリヤとの合計に等しい。しかし本発明のア
ンビボーラデバイスでは、一方の電極からの補償荷電キ
１？リヤが他方の電極からの主要キャリヤによって創出
される空間電荷を大幅に中和する、即ち主要キャリヤに
よって発生される電界を大幅に低減させる傾向にある。For example, if the intrinsic layer 48 is comprised of a hydrogenated amorphous silicon alloy and a positive voltage is applied to the gate 50, excess electrons will flow toward the gate as in a typical horizontally formed n-channel MO8FET. drawn together to form a conductive channel. A conventional insulated gate FET (IGFE
At T), the depth of the conducting channel is limited by the self-screening effect of charge carriers drawn into the localized state, and the conduction band of the channel is limited by the applied voltage. The strength of the shielding field depends on the net charge concentration, and the net charge concentration is
In G ($e edge gate) FET, the majority charge in the conduction band,
substantially equal to the sum of the trapped majority charge carriers and the mobile majority charge carriers in the conductive channel in an amorphous IGFET. However, in the ambibolar device of the present invention, the compensation charge from one electrode is 1? The rear tends to largely neutralize the space charge created by the primary carriers from the other electrode, ie to greatly reduce the electric field generated by the primary carriers.

コンピュータシミュレーションを行なうと、上記ゲート
誘導電界の強さ並びに両種の荷電キャリヤの濃度は、チ
ャネル領域内でゲートから離隔するにつれ概して単調に
減少することが指示される。それにもかかわらず、印加
ゲート電圧によって誘導される電界は真性領域における
単位体積当たりの減少空間電荷に対応するので、上記電
界は真性層中に比較的深く伸長する。即ち、本発明のア
ンビボーラＩＧＦＥＴにおける導電チャネルの深さはユ
ニポーラ絶縁ゲートＦＥＴの場合の少なくとも数倍に達
し、その結果流れる電流は実質的に増加し得る。Computer simulations indicate that the strength of the gate-induced electric field as well as the concentration of both types of charge carriers generally decreases monotonically with distance from the gate in the channel region. Nevertheless, since the electric field induced by the applied gate voltage corresponds to a reduced space charge per unit volume in the intrinsic region, said electric field extends relatively deep into the intrinsic layer. That is, the depth of the conductive channel in the ambipolar IGFET of the present invention is at least several times greater than in a unipolar insulated gate FET, so that the current flowing can be substantially increased.

ｎ−１−ｎ構造を有し、その際ｉ層はアモルファスシリ
コン合金から成る通常の横型ＩＧＦＥＴでは、局在状態
内の電荷濃度が高いため導電チャネルは非常に浅い。換
言すれば、比較的高い電荷濃度はチャネルの深さが限ら
れているようなデバイスに認められる。これは大体にお
いて、バンドギャップ内の多くのトラップのうちのほん
の幾分かを満たすのに用いられる多数の電子のためであ
る。これらの捕獲電子は正味空間電荷に著しく寄与する
が、電子導電の増大にはさほど寄与しない。In a typical lateral IGFET with an n-1-n structure, where the i-layer is made of an amorphous silicon alloy, the conduction channel is very shallow due to the high charge concentration in the localized state. In other words, relatively high charge concentrations are found in devices where the channel depth is limited. This is largely due to the large number of electrons used to fill only some of the many traps within the bandgap. These trapped electrons contribute significantly to the net space charge, but not significantly to the increase in electronic conduction.

蓄積された空間電荷はゲート誘導電界を短い距離で遮蔽
し、その結果上記のようなデバイス中の電流の実質的に
総てが、絶縁ゲート−真性材料界面に隣接する非常に浅
い領域内を流れることを強いられる。更に、バンド湾曲
領域の全深はゲート電圧の増大とともに増加するが、エ
ンハンスメントモードで動作する通常のａ　　Ｓ！　　
ＩＧＦＥＴのチャネルの有効な深さはより高いゲート電
圧が印加されると減少することが判明している。（チャ
ネルの有効な深さは場合によってはチャネル領域の、電
流の９０％が流れる部分の厚みとして定量的に規定され
た。）ゲート電圧が増大すれば明らかにより多数のトラ
ップが満たされ、即ち電荷濃度は更に高くなる。ゲート
電圧が非常に大きい場合、チャネルの深さは１００オン
グストロームを下回り得る。チレネルが浅いことによっ
て、上記通常のユニポーラＦＥＴの電流可能出力は制限
される。The accumulated space charge screens the gate-induced electric field over a short distance, so that virtually all of the current in such devices flows in a very shallow region adjacent to the insulating gate-intrinsic material interface. be forced to do something. Moreover, the total depth of the band curvature region increases with increasing gate voltage, whereas the normal aS! operating in enhancement mode!
It has been found that the effective depth of the channel of an IGFET decreases as higher gate voltages are applied. (The effective depth of the channel was in some cases quantitatively defined as the thickness of the channel region through which 90% of the current flows.) Obviously, as the gate voltage increases, more traps are filled, i.e. the charge The concentration becomes even higher. If the gate voltage is very large, the channel depth can be less than 100 angstroms. The shallow Tylenelle limits the current capability of the conventional unipolar FET.

本発明のアシビボーラデバイスははるかに深いチャネル
を有するので、通常のａ−８ｉ　ＦＥＴの、チャネルが
浅いことに起因する問題点を大幅に克服し得る。計算に
よれば、第３２図との関連で後述する本発明の第一のプ
ロトタイプＤｔＦＥＴにおいて、等価のｎ−１−ｎ　　
ＩＧＦＥＴにおけるチャネルの深さの約４倍の深さのチ
ャネルが得られた。本発明のＤＩＦＥＴＩ造を、主要キ
ャリヤの数を補償キャリヤの数とより良く釣合せるべく
微細に調節することによって、より深いチャネル並びに
より強いトランジスタ電流が確実に達成されよう。本発
明ＤＩＦＥＴＩｍ体の、第３６図〜第３９図に示したよ
うな幾つかの具体例は、上記目的達成を期して設計され
た。限界内において、２個の電路電極間の真性領域の実
質的に全体が両種の荷電キャリヤで満たされ得る。Since the Asibibora device of the present invention has a much deeper channel, it can largely overcome the problems caused by the shallow channel of conventional A-8i FETs. Calculations show that in the first prototype DtFET of the present invention, described below in connection with FIG. 32, the equivalent n-1-n
A channel approximately four times deeper than the channel depth in the IGFET was obtained. By fine-tuning the DIFETI structure of the present invention to better balance the number of primary carriers with the number of compensation carriers, deeper channels as well as stronger transistor currents will be ensured. Several specific examples of the DIFET Im body of the present invention, as shown in FIGS. 36 to 39, were designed with the aim of achieving the above object. Within limits, substantially the entire intrinsic area between two current path electrodes can be filled with charge carriers of both types.

チャネルの深さの増大はしかし、本発明のアシビボーラ
ＦＥＴによって達成され得る電流の坩加を部分的にしか
説明しない。コンピュータシミュレーションは、本発明
のアンビボーラデバイスの導電チャネルが有する単位体
積当たりの多数荷電キャリＡ７の数はｎ−１−ｎ型ある
いはｐ−ｔ−ｐ型のユニポーラＦＥＴの場合に比べては
るかに多いことをも示す。このことは、導電チャネルの
任意の単位体積中には多数キャリヤより僅かに少ないだ
けの小数もしくは補償荷電キャリヤも存在し、これらの
少数キャリヤは主要もしくは多数キャリヤによって創出
される局在空間電荷を中和する傾向にあるという事実に
よって説明され得る。従って、アンビボーラシステム中
の任意の正味空間電荷濃度に関し、導電に寄与するキャ
リヤの数はユニポーラシステムでの該数よりはるかに多
数であり得る。The increase in channel depth, however, only partially explains the current addition that can be achieved with the Asibibolar FET of the present invention. Computer simulations show that the conductive channel of the ambipolar device of the present invention has a much higher number of multiple charge carriers A7 per unit volume than that of n-1-n or p-t-p unipolar FETs. It also shows that This means that in any unit volume of a conducting channel there are also slightly fewer minority or compensating charge carriers than majority carriers, and these minority carriers neutralize the localized space charge created by the major or majority carriers. This can be explained by the fact that they tend to sum. Therefore, for any net space charge concentration in an ambipolar system, the number of carriers contributing to conduction can be much greater than that in a unipolar system.

また、ＳｉＩｌｌｍｏｎｓ及びＴａｙｌｏｒによりアモ
ルファス合金に関して更に発展された５ｈｏｃｋ　１Ｃ
ｙ−Ｒｅａｄ−Ｈａ　ｌ　ｌ再結合モデルにおいて説明
されるように、０″Ｋにおいて電子にＪ：るトラップ擬
フエルミ準位間に位置するトラップの占有確率は１より
小さく、故にアンビボーラシステムではユニポーラシス
テムでの場合に比べてより多くのトラップを満たす。尚
、この場合、任意量の電荷が、フェルミ準位より下で占
有確率が１である。従って、任意のレベルの正味空間電
荷に関し、アンビボーラシステムでの方がユニポーラシ
ステムにおけるより多数のトラップが満たされると言う
ことができる。０″ＫＪ二り高い温度についても同様の
議論が成り立つ。Also, 5hock 1C was further developed for amorphous alloys by SiIllmons and Taylor.
As explained in the y-Read-Ha l l recombination model, the probability of occupancy of a trap located between the trap pseudo-Fermi levels for electrons at 0''K is less than 1, and therefore in an ambipolar system the probability of occupation is less than 1. fill more traps than in the system, where any amount of charge has an occupation probability of 1 below the Fermi level.Thus, for any level of net space charge, the ambi It can be said that a larger number of traps are filled in a boular system than in a unipolar system. A similar argument holds for temperatures higher than 0"KJ.

上記アモルファス合金に関する再結合モデルについての
詳細は、水用ｍ書に参考として含まれる、Ｊｏｕｒｎａ
ｌ　ｏｆＮｏｎｃｒ　５ｔａｌｌｉｎｅ　５ｏｌｉｄｓ
　　Ｖｏｌｓ、　　８から１０、ｐ、９４０ｅｔ　ｓｅ
ａ、　　（１９７２）所収のＧ、　Ｈ，Ｔａｙｌｏｒ及
びＪ、　Ｇ、　５ｉｎｎ＋ｏｎｓの論文を参照されたい
。For details on the recombination model for the above amorphous alloy, please refer to the Journal
l ofNoncr 5talline 5olids
Vols, 8-10, p, 940et se
See the article by G, H, Taylor and J, G, 5in+ons, in J.A. (1972).

十分大きいゲート電界及びソース−ドレイン電圧で動作
するａ−３ｉユニポーラＦＥＴでは、局在状態内に存在
する空間電荷は可動電荷濃度と従って電流密度とを制限
する主装置である。上述の検討内容から、本発明の複注
入トランジスタの両極性電流によって、チャネル領域の
半導体材料中に比較的高濃度の捕獲電荷を有するａ−８
ｉ　　ＦＥＴその他のユニポーラＦＥＴにおける局在状
態に起因する空間電荷の制限を克服する方法がもたらさ
れることは明らかである。In a-3i unipolar FETs operated with sufficiently large gate fields and source-drain voltages, the space charge present within the localized states is the primary device limiting the mobile charge concentration and thus the current density. From the above considerations, it is clear that the bipolar current of the double injection transistor of the present invention causes a-8 to have a relatively high concentration of trapped charges in the semiconductor material of the channel region.
It is clear that a method is provided to overcome the space charge limitations due to localized states in iFETs and other unipolar FETs.

３００″Ｋ（即ち室温）の真性結晶質シリコンにおいて
、電子移動度は大体１３００〜１４００ｃｉ／　Ｖ−３
であり、一方正孔移動度は大体４００〜５００　ｉ／Ｖ
−ｓである。即ち、結晶質ＦＥＴにおいて、印加される
適当に小さいソース−ドレイン電圧及びゲート電圧に対
応して比較的強い電流を達成することは困難ではなかっ
た。しかし、アモルファス半導体材料から成るＦＥＴで
は比較的小さいソース−ドレイン電圧及びｊ−ト電圧に
対応して強い電流を達成することは困難であり、アモル
ファス半導体材料の分野の多くの科学者は、１　、０ｃ
ｄ　／　Ｖ−ｓはどの高さの電界効果電子移動度を達成
する方法を長い間模索してきた。はぼ１０年にわたる研
究の後数年はど前に、ダングリングボンドその他の欠陥
を減少するべくフッ素化された、及び水素添加されたア
モルファスシリコン合金を用いることによって、アモル
ファスシリコンに関し、約１．０の電界効果電子移動度
が達成されたことが、主要な成果と見做される。この方
面での研究は続いている。本発明のトランジスタＦＥＴ
中で生成される両極性電流は、上記のようなアモルファ
スシリコン合金の基本的物理特性を変更することなく、
通常のユニポーラＦＥＴにおいては少なくとも５、恐ら
くは５よりはるかに大きい電子帯域移動度を要求するよ
うなチャネル領域を有効に提供する。本発明のアンビボ
ーラＦＥＴは、高い切替速度を有する。In intrinsic crystalline silicon at 300″K (i.e. room temperature), the electron mobility is approximately 1300-1400ci/V-3
On the other hand, the hole mobility is approximately 400 to 500 i/V
-s. That is, in crystalline FETs, it has not been difficult to achieve relatively strong currents in response to suitably small applied source-drain and gate voltages. However, it is difficult to achieve strong currents corresponding to relatively small source-drain and j-to voltages in FETs made of amorphous semiconductor materials, and many scientists in the field of amorphous semiconductor materials have argued that 1. 0c
d/V-s has long explored how to achieve high field-effect electron mobilities. A few years ago, after nearly a decade of research, researchers discovered that approximately 1. The achievement of zero field effect electron mobility is considered a major achievement. Research in this direction continues. Transistor FET of the present invention
The bipolar current generated in the amorphous silicon alloy can be
This effectively provides a channel area that would require an electronic band mobility of at least 5, and perhaps much more than 5, in a typical unipolar FET. The ambibolar FET of the present invention has high switching speed.

本発明ＦＥＴは比較的強い電流を有するので、素早くタ
ーンオンする。また、本発明のＦＥＴの導電チャネル内
には正孔と電子の両方が常に多数存在し、その結果本発
明ＦＥＴは、ゲート電極に印加された電圧が除去される
とチャネル内でのキャリヤ再結合により非常に急速にタ
ーンオフされ得る。ａ−３ｉ材料中の多数の再結合中心
が、ターンオフ時間の短縮を助長する。ターンオフ時間
は、本発明の第２９８図に示した具体例に開示されたよ
うな再結合層を用いることによって、またあるいは第３
０図の具体例に開示されたような、完全なターンオフの
達成を補助する第二の絶縁ゲートを用いることによって
更に改善され得る。Since the FET of the present invention has a relatively strong current, it turns on quickly. Furthermore, there are always a large number of both holes and electrons within the conductive channel of the FET of the present invention, and as a result, the FET of the present invention is capable of carrier recombination within the channel when the voltage applied to the gate electrode is removed. can be turned off very quickly. The large number of recombination centers in the a-3i material helps reduce turn-off time. The turn-off time can be adjusted by using a recombination layer as disclosed in the embodiment shown in FIG.
A further improvement can be achieved by using a second insulated gate to help achieve complete turn-off, as disclosed in the embodiment of FIG.

アンビボーラデバイスの増大された電流可能出力によっ
ても様々なデバイスキャパシタンスのより急速な充電及
び放電が実現され、それによって切替速度が多いに改善
される。実際のところ、本発明のアンビボーラアモルフ
ァスシリコンデバイスの成る種の具体例によって、特に
デバイスの外形寸法が例えばデバイスキャパシタンスを
減少することによって、及び／または真性層の真性アモ
ルファス半導体材料を、キャリヤ寿命を最適化する公知
技術を用いて合金化することによって速度に関して最適
化される場合に少なくとも数十メガヘルツの切替速度が
達成され得る。本発明のアンビボーラトランジスタデバ
イスによっては１００８ＩＩＺあるいはそれ以上の切替
速度も達成可能であり、なぜなら本発明のアンビポーラ
デバイスの研究及び開発は始まったばかりだからである
。The increased current capability output of the ambibolar device also provides faster charging and discharging of various device capacitances, thereby greatly improving switching speed. In fact, certain embodiments of the ambipolar amorphous silicon devices of the present invention allow the device dimensions to improve the carrier lifetime, e.g. by reducing the device capacitance and/or by reducing the intrinsic amorphous semiconductor material of the intrinsic layer. Switching speeds of at least tens of megahertz can be achieved when optimized for speed by alloying using known optimization techniques. Switching speeds of 1008 IIZ or higher are also achievable with the ambipolar transistor device of the present invention, since research and development of the ambipolar device of the present invention is just beginning.

多数の正孔及び電子が存在する結果として導電チャネル
内に比較的大きい電流が生成されることによって、本発
明のアンビポーラ薄膜ＦＥＴは約５ミクロンから約２０
ミクロンあるいはそれ以上のチャネル長を有し得、しか
もその切替速度は少なくとも数メガヘルツから数十メガ
ヘルツに達し得る。このことは、より短いチャネルやそ
の伯のミクロンあるいはミクロン未満のＡ−ダの寸法の
デバイス要素を構成するのに用いられる多くの技術より
はるかに安価な通常の５あるいは１０ミクロンホトリソ
グラフィーを用いて高性能のアンビボーラＦＥＴを製造
し得ることを意味するので重要な利点である。１００ｍ
Ｘ　　１００ｍを上回る面積にわたり極めて高い効率を
必要とする能動マトリクスディスプレイのような非常に
大面積の薄膜トランジスタ適用例において、通常の５あ
るいは１０ミクロン（あるいはそれ以上）のホトリソグ
ラフィーの利用は非常に有利であろう。しかし、本発明
のＤＩ　ＦＥＴが、周波数応答を著しく改善するべく（
例えば１ミクロン未満から５ミクロンの）短いチャネル
を有するように形成されることも可能であることも、当
業者には明らかであろう。上記のような短チヤネルデバ
イスは、水用ｍ書に開示された、適当に小さい要素寸法
を有する種類のものか、あるいはまた当業者に公知の種
類のものであり得る。The relatively large current generated in the conductive channel as a result of the presence of a large number of holes and electrons allows the ambipolar thin film FET of the present invention to be
They can have channel lengths of microns or more, and their switching speeds can range from at least a few megahertz to tens of megahertz. This makes it possible to use conventional 5 or 10 micron photolithography, which is much cheaper than many of the techniques used to construct shorter channels and device elements with micron or submicron dimensions. This is an important advantage as it means that high performance ambibolar FETs can be manufactured. 100m
In very large area thin film transistor applications such as active matrix displays that require extremely high efficiency over an area of more than 100 m, the use of conventional 5 or 10 micron (or more) photolithography can be very advantageous. Probably. However, the DI FET of the present invention significantly improves the frequency response (
It will also be clear to those skilled in the art that it can also be formed with short channels, eg less than 1 micron to 5 microns. A short channel device as described above may be of the type disclosed in the Water Journal, with suitably small element dimensions, or alternatively of the type known to those skilled in the art.

第２９３図に示したＤＩＦＥＴ１５５はその構造におい
て第２９Ａ図のＤＩＦＥＴ１５０と同等であるが、層４
８と隣り合い、かつ該層４８に緊密に接触する、再結合
層と呼称され得る付加的な層１４８を有する点でのみ相
違する。層１４８は、電子及び正孔を捕獲する欠陥状態
を層４８の材料よりはるかに多数有する半導体材料のデ
ポジットによって構成されている。層１４８に適した材
料には、純粋なアモルファスシリコンや、水素あるいは
フッ素のような状態密度減少元素を一切含まないアモル
ファスシリコン合金が包含される。１１１４Ｂは、トラ
ンジスタ１５５がターンオンされた時該府１４８中のト
ラップが最大電流伝導を甚しく低下させ、あるいは他の
場合には該伝導を妨げることのないように、層４８の絶
縁ゲート５０側の反対側に配置されている。層４８は好
ましくは、トランジスタ１５５が完全にオン状態となる
と層４８中の導電チャネルの深さを規定する正味蓄積電
荷によって、ゲート５ｏに印加された電圧により誘導さ
れる電界が殆んどあるいは全く遮蔽されるように十分厚
く形成される。１５ボルトを下回るような小さいゲート
電圧については、層４８の厚みは２５０〜８００オング
ストロームであれば十分であろう。層１４８の厚みは５
０〜１０，０００オングストロームであり得、好ましく
は１ｏｏ〜３００オングストロームである。DIFET 155 shown in FIG. 293 is similar in structure to DIFET 150 of FIG.
It differs only in having an additional layer 148, which may be called a recombination layer, adjacent to layer 8 and in close contact with said layer 48. Layer 148 is comprised of a deposit of semiconductor material that has a much greater number of defect states that trap electrons and holes than the material of layer 48 . Suitable materials for layer 148 include pure amorphous silicon or amorphous silicon alloys that do not contain any density-of-state reducing elements such as hydrogen or fluorine. 1114B is on the insulated gate 50 side of layer 48 so that when transistor 155 is turned on, traps in transistor 148 will not significantly reduce or otherwise prevent maximum current conduction. placed on the opposite side. Layer 48 preferably has little or no electric field induced by the voltage applied to gate 5o due to the net accumulated charge that defines the depth of the conductive channel in layer 48 when transistor 155 is fully on. Formed thick enough to be shielded. For small gate voltages, such as below 15 volts, a layer 48 thickness of 250 to 800 angstroms may be sufficient. The thickness of layer 148 is 5
It can be from 0 to 10,000 angstroms, preferably from 1oo to 300 angstroms.

動作時、層１４８は導電チャネルのごく近傍に可動電子
及び正孔のための再結合中心及びトラップを与えること
によってＤＩＦＥＴ１５５のターンオフ時間を短縮し、
前記電子及び正孔はゲート電界が除去されるやいなやそ
れぞれ陽極（アノード）及び陰極（カソード）の方へ引
寄せられ、もしくはゲート絶縁体１５２と層４８との界
面から拡散する傾向にある。第２９３図に示したＤＩＦ
Ｅ１５５において、ゲート５０がターンオフされた当初
層４８のチャネル内に存在する過剰な電子及び正孔は概
して、少なくとも最初は陽極５２と陰極４６との間に印
加された電界より優勢である拡散効果によりチャネルの
長さ方向に対して多少とも垂直に層１４８の方へ移動し
がちである。即ち、ＤＩＦＥＴ１５５は、デバイスを完
全にターンオフするのに過剰な荷電キャリヤがチャネル
から一掃されなければならない同様構造のユニポーラＦ
ＥＴの場合に比べて著しく短いターンオフ時間を有する
Ｄ　Ｔ　ＰＥＴ１５０より１０倍あるいはそれ以上速く
ターンオフし得る。In operation, layer 148 reduces the turn-off time of DIFET 155 by providing recombination centers and traps for mobile electrons and holes in close proximity to the conductive channel;
The electrons and holes tend to be drawn toward the anode and cathode, respectively, or to diffuse out of the interface between gate insulator 152 and layer 48 as soon as the gate electric field is removed. DIF shown in Figure 293
At E155, the excess electrons and holes present in the channel of layer 48 initially when gate 50 is turned off are generally caused by diffusion effects that, at least initially, dominate the electric field applied between anode 52 and cathode 46. It tends to migrate toward layer 148 more or less perpendicular to the length of the channel. That is, DIFET 155 is a similarly constructed unipolar F in which excess charge carriers must be purged from the channel to completely turn off the device.
It may turn off ten times faster than D T PET 150, which has a significantly shorter turn-off time than that of ET.

第３０Ａ図はトランジスタ１６０を示し、このトランジ
スタ１６０は第２９Ａ図のトランジスタ１５０と同様に
、ターンオンされる際エンハンスメントモードで動作す
る。しかし、トランジスタ１６０は、第二のゲート電極
１６２を有するためにトランジスタ１５０よりターンオ
フされ烈い（即ち電流支持電極４６及び５２間により弱
いオフ電流を有し得る）。ゲート１６２は好ましくは、
絶縁基板４２上にデポジットされたアルミニウム、モリ
ブデン、クロム等のような金属から成る。ゲート層５０
同様ゲート層１６２も、トランジスタの動作時、特にゲ
ートに印加される電圧が急速に変更される際にゲート層
自体の中で感知可能なほどの電圧降下が起こらないこと
を保証するのに十分な、例えば約２００〜１．０００オ
ングストロームの厚みを有しさえすればよい。ここに図
示したゲート１６２はチャネル層４８の中央部１６１の
下方に近接し、かつ該中央部１６１と並び合って配置さ
れており、その結果ゲート１６２は電流支持電極４６及
び５２それぞれから、スペース１６３ａ及び１６３ｂを
規定するべく左右方向に離隔して位置している。ゲート
１６２はチャネル層の５０パ一セント未満、好ましくは
２０パ一セント未満と並置され、もしくは重ね合され得
る。ゲート１６２は、好ましくはチャネルの長さ方向に
垂直にチャネル全幅を横切って伸長する。ゲート１６２
は絶縁材料の薄膜層１６４によってチャネル領域層４８
から上下方向において隔てられかつ絶縁されており、層
１６４は好ましくは、絶縁耐力を改善するべくデポジシ
ョン後にアニールされ得るデポジットされたシリコン酸
化物あるいは窒化物である。層１６４のデポジション後
、層４８並びに後続する諸層が、第２９Ａ図のトランジ
スタの形成に用いられたのと同じ方法で形成される。FIG. 30A shows transistor 160, which, like transistor 150 of FIG. 29A, operates in an enhancement mode when turned on. However, transistor 160 is more likely to be turned off than transistor 150 due to having second gate electrode 162 (ie, may have a weaker off-state current between current-supporting electrodes 46 and 52). Gate 162 preferably includes:
It consists of a metal such as aluminum, molybdenum, chromium, etc. deposited on an insulating substrate 42. gate layer 50
Similarly, the gate layer 162 is sufficiently thin to ensure that no appreciable voltage drop occurs within the gate layer itself during operation of the transistor, particularly when the voltage applied to the gate is rapidly changed. , for example, from about 200 to 1.000 angstroms. The illustrated gate 162 is disposed adjacent to and aligned with the central portion 161 of the channel layer 48 such that the gate 162 is separated from the current supporting electrodes 46 and 52 by a space 163a, respectively. and 163b, and are spaced apart in the left-right direction. Gate 162 may be juxtaposed or overlapping less than 50 percent, preferably less than 20 percent, of the channel layer. Gate 162 preferably extends across the width of the channel perpendicular to the length of the channel. gate 162
The channel region layer 48 is formed by a thin film layer 164 of insulating material.
Layer 164 is preferably a deposited silicon oxide or nitride that can be annealed after deposition to improve dielectric strength. After the deposition of layer 164, layer 48 as well as subsequent layers are formed in the same manner as was used to form the transistor of FIG. 29A.

第３０Ａ図のデバイスがターンオンされると、ゲート１
６２は好ましくはフロートし得る。今日トランジスタ１
５０及び１６０のようなりｌＦＥＴのために企図される
適用例の多くにおいて、トランジスタは、ゲート５０か
ら印加電圧を除去し、該ゲート５０をフロートさせるこ
とによって、あるいは印加されたゲート電圧を０ボルト
近くまで減少することによってターンオフされ、その際
陽橿及び隙極間の電圧は印加されたままである。他の箇
所で更に説明されるように、上記の結果順方向にバイア
スされた１１５２．４８及び４６各々によってｐ−１−
ｎダイオードが形成され、このダイオードは、たとえト
ランジスタが名目上オフ状態にあるとしても幾分かのオ
フ電流が流れることを可能にする。前記オフ電流は、層
４８とその導電チャネルの外形寸法（例えばチャネルの
短い長さ）と、ボディ層もしくはボディ４８を構成する
半導体材料の種類（例えば、チャネルボディもしくは領
域４８の構成にドープされた結晶質、多結晶質その他の
比較的導電性の半導体材料が用いられると漏れ電流は比
較的大きい）とに従属してかなり大量となり得る。第３
０Ａ図のトランジスタ１６０中のこのようなオフ電流を
大幅に、あるいは完全に除去するためゲート１６２にバ
イアス電圧が印加され、このバイアス電圧はその極性及
び大きさに応じて、電流支持電極により層４８中に注入
された荷電キャリヤの一方の種類を排除し、あるいは少
なくとも前記キャリヤの、ｌＩ！４８の長さ方向沿いの
ドリフトの速度を著しく低下させる傾向を有する。例え
ば、ゲート１６２に陰極電圧より小さいバイアス電圧が
印加されると、このバイアス電圧はチャネルの、ゲート
１６２に近接して（即ちゲート１６２上方に）位置する
中央部から電子を排除する。陰極電圧を僅かに上回るバ
イアス電圧は、電子がｎ−ｉ接合において層４８中に注
入されるのを必ずしも完全に阻止しないが、層４８に注
入されてからの電子のドリフト速度を大幅に低下させ、
なぜなら陰極と層４８のゲート１６２に近接する部分と
の間に僅かな電位差しか生ビないからである。先に述べ
たように、層４８に進入する一方の極性の荷電キャリヤ
の数をどのように減少させてもその結果として、痛−４
８に進入する他方の極性の荷電キャリヤも対応してほぼ
等しく減少する。When the device of FIG. 30A is turned on, gate 1
62 may preferably float. today transistor 1
In many of the applications contemplated for lFETs such as 50 and 160, the transistor is operated by removing the applied voltage from the gate 50 and allowing the gate 50 to float, or by reducing the applied gate voltage to near zero volts. The voltage is turned off by decreasing to , while the voltage between the positive and negative poles remains applied. As further explained elsewhere, the above results result in forward biased p-1-
An n-diode is formed, which allows some off-current to flow even though the transistor is nominally off. The off-state current is dependent on the geometry of layer 48 and its conductive channel (e.g., short length of the channel) and the type of body layer or semiconductor material composing body 48 (e.g., doping in the configuration of channel body or region 48). If crystalline, polycrystalline, or other relatively conductive semiconductor materials are used, the leakage currents can be quite large. Third
To substantially or completely eliminate such off-current in transistor 160 of FIG. or at least eliminate one type of charge carriers injected into the lI! 48 tends to significantly reduce the speed of drift along its length. For example, if a bias voltage is applied to gate 162 that is less than the cathode voltage, this bias voltage will exclude electrons from the central portion of the channel located proximate (ie, above) gate 162. A bias voltage slightly above the cathode voltage will not necessarily completely prevent electrons from being injected into layer 48 at the n-i junction, but will significantly reduce the drift velocity of the electrons once they are injected into layer 48. ,
This is because only a small potential difference exists between the cathode and the portion of layer 48 proximate gate 162. As mentioned earlier, any reduction in the number of charge carriers of one polarity that enters layer 48 results in
Charge carriers of the other polarity entering 8 are correspondingly reduced approximately equally.

トランジスタＩＧＯのゲート１６２のトランジスタター
ンオフ機能には本川１ｌＩＢ中で先に検討したＶＭＩＴ
と関連する動作原理が活用されていることを、当業者は
認識するべきである。従って、ゲート１６２と電極４６
及び５２それぞれとの間のスペース１６３ａ及び１６３
ｂの相対寸法は、ゲート１６２のターンオフ促進能力を
高めるべく変更され得る。特に、ゲートと、逆バイアス
を掛けられたかあるいはゲートとほぼ同じ電位を有する
電流支持電極（すなわち電流運搬乃至搬送電極）との間
隔は拡大され得、その際ゲートと他方の電流支持電極と
の間隔は対応して縮小される。The transistor turn-off function of the gate 162 of the transistor IGO uses VMIT, which was previously studied in Honkawa 11IB.
Those skilled in the art should recognize that operating principles associated with this are utilized. Therefore, gate 162 and electrode 46
and 52 spaces 163a and 163, respectively.
The relative dimensions of b can be varied to enhance the ability of gate 162 to promote turn-off. In particular, the spacing between the gate and a current-supporting electrode (i.e., a current-carrying electrode) that is reverse biased or has approximately the same potential as the gate can be increased, with the spacing between the gate and the other current-supporting electrode is correspondingly reduced.

第３０３図に示したＤＩＦＥＴ１６５は第３０Ａ図のＤ
ＩＦＥＴ１６０と同様に形成されかつ動作するが、第二
のゲート１６２の構成に変更を加えられている。The DIFET 165 shown in FIG. 303 is
It is formed and operates similarly to IFET 160, but with a change in the configuration of second gate 162.

トランジスタ１６５では、第二のゲート１６２は複数個
の電極部分もしくは要素１６２ａ及び１６２ｂから成り
、これらの電極部分１６２ａ及び１６２ｂは水平方向に
おいて互いから、並びに陰極及び陽極４６及び５２から
離隔している。第３０Ａ図のゲート１６２同様、ゲート
部分１６２ａ及び１６２ｂは好ましくは各々層４８中の
導電チャネルの全幅を横切って伸長しかつ各４層４８の
中央部に近接し、その際絶縁層１６４によって前記層４
８から隔てられている。ゲート１６２のようにゲート部
分１６２ａ及び１６２ｂも金属など適当な導電材料の層
をデポジットすることによって形成され得、デポジット
された導電材料層は通常のようにホトリソグラフィー等
によって、分離した要素に形成される。In transistor 165, second gate 162 consists of a plurality of electrode portions or elements 162a and 162b that are horizontally spaced from each other and from cathode and anode 46 and 52. Like gate 162 of FIG. 30A, gate portions 162a and 162b preferably each extend across the entire width of the conductive channel in layer 48 and are proximate to the center of each of the four layers 48, with insulating layer 164 providing 4
Separated from 8. Gate portions 162a and 162b, like gate 162, may be formed by depositing a layer of a suitable conductive material, such as a metal, and the deposited layer of conductive material is conventionally formed into separate elements, such as by photolithography. Ru.

トランジスタ１６５をターンオンするべくゲート５０に
印加されたバイアス電圧を除去することによって、トラ
ンジスタ１６５の導電チャネルはターンオフされる。ゲ
ート部分１６２ａ及び１６２ｂに適当な電圧を印加すれ
ば、トランジスタ１６５は更に完全にターンオフされ）
ｑる。第一の例として、ゲート部分１６２ａと１６２ｂ
とが（任意の値であり得る）同じ電圧でバイアスされる
と両ゲート部分から伸長する誘導電界によって、層４８
のスペース１６３Ｃ及び両ゲート部分の上方に位置する
中央部１６１が電気的に中性となり、即ち前記中央部１
６１に電位差が存在しなくなる。従って、荷電キャリヤ
は実質的に専ら拡散によって、上記中央部１６１を通り
移動する。By removing the bias voltage applied to gate 50 to turn transistor 165 on, the conductive channel of transistor 165 is turned off. By applying an appropriate voltage to gate portions 162a and 162b, transistor 165 is more fully turned off.)
qru. As a first example, gate portions 162a and 162b
layer 48 by an induced electric field extending from both gate portions when and are biased at the same voltage (which can be any value).
The space 163C and the central portion 161 located above both gate portions are electrically neutral, that is, the central portion 1
No potential difference exists at 61. Charge carriers therefore move through said central portion 161 substantially exclusively by diffusion.

このことは、中央部１６１を通るキャリヤの速度を大幅
に低下させ、中央部１６１の、従って層４８全体の実効
抵抗を実質的に増大する。第二の例として、陰極４６あ
るいは陽極５２に印加された電圧を下回るかあるいは上
回る同一電圧がゲート部分１６２ａ及び１６２ｂに印加
される。このような電圧はＷＩ４８の少なくとも一部を
一方の電流支持電極に関して逆バイアスする。このバイ
アスによって、上記１ｉ１４８と一方の電流支持電極と
の接合における荷電キレリヤの注入が有効に阻止され、
即ち開電流支持電極間の如何なるオフ電流も大幅に減少
される。This significantly reduces the velocity of carriers through central section 161 and substantially increases the effective resistance of central section 161 and thus of layer 48 as a whole. As a second example, the same voltage that is less than or greater than the voltage applied to cathode 46 or anode 52 is applied to gate portions 162a and 162b. Such a voltage reverse biases at least a portion of WI 48 with respect to one current supporting electrode. This bias effectively prevents the injection of charged carriers at the junction between the 1i148 and one of the current supporting electrodes,
That is, any off-current between the open current support electrodes is significantly reduced.

ゲート部分１６２ａ及び１６２ｂは、長手方向に伸長す
る共通の接続要素（図示せず）によって互いに電気的に
接続されるように形成され得、前記接続要素は両ゲート
部分と同じ材料で、両ゲート部分と同時枠形成され得る
。このことは、トランジスタが上記２例において説明し
たように動作するべき場合に有利であろう。Gate portions 162a and 162b may be formed to be electrically connected to each other by a common longitudinally extending connecting element (not shown), where the connecting element is the same material as both gate portions and can be formed at the same time. This may be advantageous if the transistor is to operate as described in the two examples above.

第三の例として、ゲート部分１６２ａと１６２ｂとは第
３０３図に示したように互いに電気的に絶縁され得、こ
れらのゲート部分１６２ａ及び１６２ｂに、トラジスタ
１６５をより完全にターンオフするべく異なる電圧が印
加される。例えば、５ボルト及びＯボルトがゲート部分
１６２ａ及び１６２ｂそれぞれに印加され得る。As a third example, gate portions 162a and 162b may be electrically isolated from each other as shown in FIG. applied. For example, 5 volts and O volts may be applied to gate portions 162a and 162b, respectively.

その結果、ゲート５０に他のゲート電圧の影響を、打ち
消ずか低減させるような印加電圧が存在しなければ、１
ｉｉ４８の中央部１６１を通る電子及び正孔両方の流れ
もしくは拡散を強力に阻止する電位障壁が創出され、即
ちトランジスタ１６５の第一のゲート５０に電圧が印加
されていない時のオフ電流が大幅に減少される。この例
のゲート部分１６２ａ及び１６２ｂ間の電位差の値が、
例えば十分の数ボルトから５ボルトよりはるかに大きい
値までの範囲内にあり得ることは当業者には明らかであ
ろう。As a result, if there is no voltage applied to gate 50 that cancels out or reduces the effect of other gate voltages, then 1
A potential barrier is created that strongly inhibits the flow or diffusion of both electrons and holes through the central portion 161 of the transistor 165, i.e., the off-state current when no voltage is applied to the first gate 50 of the transistor 165 is significantly reduced. reduced. The value of the potential difference between the gate portions 162a and 162b in this example is
It will be clear to those skilled in the art that it can range from, for example, a few tenths of a volt to much more than 5 volts.

第２９Ｂ図〜第３０３図に示した具体例はアンビボーラ
ＦＥＴであるが、これらのデバイスの構造及び動作原理
がユニポーラＦＥＴへの適用にも直ちに適合され得るこ
とは、当業者には容易に理解されよう。特に、第２９Ｂ
図、第３０Δ図及び第３０Ｂ図に示したトランジスタの
層５２を構成する材料をｐ＋型材料からｎ＋型材料に変
更するだけで、新規な横型ユニポーラａ−８層合金ＩＧ
ＦＥＴが上記トランジスタと同じ基本構造で直ちに形成
され得る。Although the specific examples shown in FIGS. 29B-303 are ambipolar FETs, those skilled in the art will readily understand that the structure and operating principles of these devices can be readily adapted to unipolar FET applications. Good morning. In particular, the 29th B.
By simply changing the material constituting the layer 52 of the transistor shown in Figs.
A FET can be readily formed with the same basic structure as the transistor described above.

横型トランジスタ１５０，１５５，１６０　及ヒ１６５
　ハ、第１図の縦型トランジスタ５０の形成に関して上
述した薄膜デポジション技術によって形成され得る。Horizontal transistors 150, 155, 160 and 165
C. It may be formed by the thin film deposition techniques described above with respect to the formation of vertical transistor 50 of FIG.

これらの横型トランジスタでは、予め別様に特定されな
ければ、チ１１ネル層４８の厚みは好ましくは２００〜
１０，０００オングストロームであり、オーム接触層４
６及び５２の厚みは好ましくは１００〜５００オングス
トロームであり、金属接触層４４及び５４の厚みは好ま
しくは５００〜３．０００オングストロームであり、絶
縁層１５２の厚みは好ましくは２００〜ｓ　、　ｏｏｏ
オングストロームであり、ゲート層５０の厚みは好まし
くは５００〜３，０００オングストロームである。For these lateral transistors, unless specified otherwise, the thickness of the channel layer 48 is preferably between 200 and 200 nm.
10,000 angstroms and ohmic contact layer 4
The thickness of metal contact layers 44 and 54 is preferably 500 to 3.000 Angstroms, and the thickness of insulating layer 152 is preferably 200 to 3.000 Angstroms.
angstrom, and the thickness of gate layer 50 is preferably 500 to 3,000 angstroms.

本発明は第２９Ａ図〜第３０Ｂ図に示したように横型構
造用いて形成され得るが、幾つかの適用例に関しては第
１図〜第２８図に示したような縦型構造を用いた形成の
方が好ましいと考えられる。これは、縦型デポジション
技術を用いると電極同士の間隔を容易に狭くできるから
である。本発明の縦型具体例は、極めて強い電流の処理
を可能にする多数の導電間口５１を具えたトランジスタ
の製造を容易にするという利点も有する。Although the present invention can be formed using a horizontal structure as shown in FIGS. 29A-30B, for some applications it may be formed using a vertical structure as shown in FIGS. 1-28. is considered more preferable. This is because the spacing between electrodes can be easily narrowed using vertical deposition techniques. The vertical embodiment of the invention also has the advantage of facilitating the manufacture of transistors with a large number of conductive openings 51, which allow the handling of very high currents.

第３１図に示した、横型に形成されたアンビボーラ１１
１Ｕトランジスタ１７０は、絶縁基板４２上にデポジッ
トされた導電ゲート層５０を有する。次にゲート絶縁層
１５２が、デポジション等によりゲート５０を覆って形
成される。所望であれば絶縁層１５２は、その内部欠陥
の数を減少し、その絶縁特性を改善するべくアニールさ
れ得、それによって該層１５２は、アニールされなかっ
た場合に可能である以上に薄く形成され得る。次いで、
アモルファス半導体層４８がデポジットされる。層４８
のデポジション後、第３１図に示した位置に接触４６の
ｎ＋層並びに接触５２のｐ＋層を、また前記２層それぞ
れの上に対応する金属層４４及び５４を選択的にデポジ
ットするのにホトリソグラフィー技術が用いられ得る。The horizontally formed ambibora 11 shown in FIG.
1U transistor 170 has a conductive gate layer 50 deposited on insulating substrate 42. A gate insulating layer 152 is then formed over the gate 50 by deposition or the like. If desired, insulating layer 152 can be annealed to reduce the number of internal defects and improve its insulating properties, such that layer 152 is formed thinner than would otherwise be possible. obtain. Then,
An amorphous semiconductor layer 48 is deposited. layer 48
31, photolithography is performed to selectively deposit the n+ layer of contact 46 and the p+ layer of contact 52 at the locations shown in FIG. Lithographic techniques may be used.

トランジスタ構造体１７０はトランジスタ１５０に比較
して、ゲート５０と両電流支持電極との間のキャパシタ
ンスがより小さく、かつ形成がより簡単である。Transistor structure 170 has lower capacitance between gate 50 and both current supporting electrodes and is simpler to form than transistor 150.

トランジスタ１７０は、本発明の横型Ｄ　Ｉ　ＦＥＴ及
び横型ユニポーラＦＥＴが幾種類もの方法で形成され得
ることを説明する一助となる。例えば、トランジスタ１
６０及び１６５はトランジスタ１７０のように、ゲート
５０をデバイスの底部層とし、ゲート　１６２をデバイ
スの頂部層として形成され得る。Transistor 170 helps illustrate that the lateral D I FETs and lateral unipolar FETs of the present invention can be formed in a number of ways. For example, transistor 1
60 and 165 may be formed like transistor 170, with gate 50 as the bottom layer of the device and gate 162 as the top layer of the device.

１−ランジスタ　１５０〜１７０は総て、ゲート層５０
と２個の電路電極との重なり合いが最小化されているの
で実質的に減少された電極間キャパシタンスを特徴とす
る。これらのトランジスタが、極めて大きい速度は必要
とされない場合にエンハンスメントモードＦＥＴとして
適用される時は５あるいは１０ミクロンから数十ミクロ
ンあるいはそれ以上の長さを有する導電チャネルが用い
られることが好ましく、なぜならこのような特徴寸法は
安価なホトリソグラフィー技術によって容易に達成され
るうえに、このような寸法のチャネルのＤＩＦＥＴがオ
フ状態の時の実効抵抗は比較的大きいからである。陽極
−陰極電圧が低い場合、アンビボーラＦＥＴのオフ状態
（例えばゲートに電圧が印加されない）時のチャネル抵
抗は、先に引用したＨ　ａｃｋ等の雑誌論文で検討され
ているように順バイアスを掛けられたｐ−１−ｎダイオ
ード中でのキャリア注入の関数である。それにもかかわ
らず、上記抵抗はまたチャネルの長さに比例し、かつチ
ャネルの横所面積に反比例する。即ち、オフ状態抵抗は
デバイスの外形寸法を変えることによって変更され得る
ことが直ちに理解され得る。あるいは他の場合には、チ
ャネル抵抗を調節し、及び／またはギヤリヤの寿命を変
えるべくチャネルはドープされ得る。真性ａ−３ｉ：Ｈ
チャネル材料を用いて製造された通常のＴＰＴにおいて
、チャネル長は相互コンダクタンスを改善し、ターンオ
フ時間を短縮するべくしばしば最小化される。トランジ
スタが正常なゲート電圧でターンオンされる時のチャネ
ルの導電率は、上述したように概してかなり低い（？’
！！子移動度が約１．０ｃｊ／Ｖ−８）。1- transistors 150 to 170 are all gate layer 50
Since the overlap between the two conductor electrodes is minimized, it features a substantially reduced interelectrode capacitance. When these transistors are applied as enhancement mode FETs where extremely high speeds are not required, conductive channels with lengths from 5 or 10 microns to tens of microns or more are preferably used, since this This is because such feature dimensions are easily achieved by inexpensive photolithography techniques, and the effective resistance of a DIFET in the off state of a channel of such dimensions is relatively large. When the anode-cathode voltage is low, the off-state (e.g., no voltage applied to the gate) channel resistance of an ambipolar FET can be forward biased, as discussed in the journal article by Hack et al. cited above. is a function of carrier injection in the p-1-n diode. Nevertheless, the resistance is also proportional to the length of the channel and inversely proportional to the lateral area of the channel. That is, it can be readily appreciated that the off-state resistance can be changed by changing the external dimensions of the device. Alternatively, the channel may be doped to adjust channel resistance and/or change gear life. Intrinsic a-3i:H
In conventional TPTs fabricated using channel materials, the channel length is often minimized to improve transconductance and reduce turn-off time. The conductivity of the channel when the transistor is turned on with normal gate voltage is generally quite low (?') as mentioned above.
! ! The child mobility is approximately 1.0cj/V-8).

しかし、本発明のアンビボーラＴＰＴははるかに長いチ
ャネルを有し得、なぜなら相互コンダクタンスはチャネ
ル内の両極性電流によって実質的に改善され、前記電流
はまた先に述べたようなキャリヤ再結合によってターン
オフ時間を大いに短縮するからである。However, the ambipolar TPTs of the present invention may have much longer channels, since the transconductance is substantially improved by the bipolar current in the channel, which also has a turn-off time due to carrier recombination as mentioned above. This is because it greatly shortens the time.

当業者には公知であるように、小さい動作ゲート電圧が
所望である場合、絶縁層１５２をトンネリングあるいは
パンチスルーが確実に回避される範囲内で可能な限り薄
く維持することが有利である。As is known to those skilled in the art, if a low operating gate voltage is desired, it is advantageous to keep the insulating layer 152 as thin as possible to ensure that tunneling or punch-through is avoided.

先に述べたように、アンビボーラＦＥＴ中の空間電荷を
導電チャネル内の第二のキ１ｒリヤ即ち小数キャリヤの
ために中和することによって、エンハンスメントモード
で動作するユニポーラ絶縁ゲートＦＥＴにおいて以前に
可能であったものより実質的に厚い導電チャネルが任意
のゲート電圧において形成される得る。従って、アンビ
ボーラＦＥＴが通常のユニポーラ絶縁ゲートＦＥＴに比
較してはるかに小さいゲート電圧で動作し得ることば当
業者には明らかであろう。As mentioned earlier, by neutralizing the space charge in the ambipolar FET due to the second carrier or fractional carrier in the conduction channel, a method previously possible in unipolar insulated gate FETs operating in enhancement mode can be achieved. A conductive channel that is substantially thicker than previously can be formed at any gate voltage. Therefore, it will be apparent to those skilled in the art that ambipolar FETs can operate with much lower gate voltages than conventional unipolar insulated gate FETs.

第３２図は、一部所面において概略的に示した本発明の
プロトタイプＦ　Ｅ　Ｔ　１８０を試験するのに用いた
試験回路の概略を単純化して示す。ＦＥＴ１８０は、下
側にｎ＋オーム接触層４６及び１８４を伴った２個の電
流支持アルミニウム電極４４及び１８２と、下側にＰ＋
オーム接触層５２を伴った１個のアルミニウム電極５４
と、真性ａ−８ｉ：８層４８と、シリコン窒化物から成
るゲート絶縁層１５２と、アルミニウムゲート電極５０
とを有する西端子デバイスである。Ｆ　Ｅ　Ｔ　１８０
は、ガラス基板（図示せず）の上に形成されている。各
層のおよその厚みは次のとおりである。ゲート５（１−
１，０００オングストローム、絶縁層１５２−２，００
０オングストローム、真性層４８−５，０００オングス
トローム、オーム接触層４６．５２及び１８４−５００
オングストローム、金屈電穫層４４．５４及び１８２−
１，０００オングストローム。FIG. 32 shows a simplified schematic of the test circuitry used to test the prototype FET 180 of the present invention, shown schematically in some places. FET 180 consists of two current carrying aluminum electrodes 44 and 182 with n+ ohm contact layers 46 and 184 on the bottom side and a P+ ohm contact layer on the bottom side.
One aluminum electrode 54 with ohmic contact layer 52
, an intrinsic a-8i:8 layer 48 , a gate insulating layer 152 made of silicon nitride, and an aluminum gate electrode 50
It is a west terminal device having FET 180
is formed on a glass substrate (not shown). The approximate thickness of each layer is as follows. Gate 5 (1-
1,000 angstroms, insulation layer 152-2,000
0 angstroms, intrinsic layer 48-5,000 angstroms, ohmic contact layer 46.52 and 184-500 angstroms
Angstrom, gold bending layer 44.54 and 182-
1,000 angstroms.

電極４４．５４及び１８２並びにこれらの電極が互いに
取り合う間隔１８５及び１８７は、ホトリソグラフィー
によって規定され、形成された。隣り合う電極同士の間
隔１８５及び１８７は約２０ミクロンで、この値はＰ＋
電極５２とｎ＋電極４６との間のチャネルの長さに近似
する。２個のｎ＋ｒｉ極４６及び１８４間のチャネルの
長さは、間隔１８７並びに約２０ミクロンであるＰ＋電
極５２の長さが含まれるので約６０ミクロンである。チ
ャネルの幅は約１，０００ミクロンであり、従ってｎ＋
電極４６及びＰ＋電極５２によって構成されるアンビボ
ーラｐ−ｒ−ｎＦＥＴについてはＷ／Ｌ比は約５０とな
り、またｎ＋電極４６及び１８４によって構成されるユ
ニポーラｎ−１−ｎＦＥＴについてはＷ／Ｌ比は約１６
．７となる。The electrodes 44, 54 and 182 and their mutual spacings 185 and 187 were defined and formed by photolithography. The spacing 185 and 187 between adjacent electrodes is approximately 20 microns, which is P+
Approximate the length of the channel between electrode 52 and n+ electrode 46. The length of the channel between the two n+ri electrodes 46 and 184 is approximately 60 microns since it includes the spacing 187 and the length of the P+ electrode 52, which is approximately 20 microns. The width of the channel is approximately 1,000 microns, so n+
For an ambipolar p-r-n FET formed by electrode 46 and P+ electrode 52, the W/L ratio will be approximately 50, and for a unipolar n-1-n FET formed by n+ electrode 46 and 184, the W/L ratio will be approximately 50. about 16
．． It becomes 7.

Ｆ　Ｅ　Ｔ　１８０の試験回路は、それぞれ印加ゲート
電圧ＶＱ及びドレイン−ソース間印加電圧ＶＤＳあるい
はｗＡＦｉ−陰極間中加電圧ＶＡＫを供給する２個の可
変電圧ＤＣ電源１８６及び１８８を有する通常のカーブ
トレーυを含んだ。第３２図に開放位置で概略的に示し
た二位置スイッチ１９０及び１９２によって、ＦＥＴ１
８０はスイッチ１９０が閉じ、かつスイッチ１９２が開
くとユニポーラｎ−１−ｎＦＥＴとして、またスイッチ
１９０が間き、かつスイッチ１９２がｍじるとアンビボ
ーラｏ−１−ｎＦＥＴとして動作し得た。ＦＥＴ構造体
１８０中の上記２種のＦＥＴ両方における電子及び正孔
の移動方向並びに２種のＦＥＴの導電チャネルの相対位
置を第３２図に概略的に示す。The test circuit of FET 180 is a conventional curved tray having two variable voltage DC power supplies 186 and 188 that provide an applied gate voltage VQ and an applied drain-source voltage VDS or wAFi-cathode intermediate voltage VAK, respectively. Contains υ. Two position switches 190 and 192, shown schematically in the open position in FIG.
80 could operate as a unipolar n-1-n FET when switch 190 was closed and switch 192 open, and as an ambipolar o-1-n FET when switch 190 was closed and switch 192 was closed. The direction of movement of electrons and holes in both of the above two types of FETs in FET structure 180 and the relative positions of the conductive channels of the two types of FETs are schematically shown in FIG.

ＦＥＴ構造体１８０のｎ−ｔ−ｎＦＥＴは、第３３図に
示した様々なＩＯ’ＤＳ曲線を該図中に掲げたゲート電
圧においてもたらした。ｐ−１−ｎＦＥＴは、第３４図
に示した様々なＩＡ−■ＡＫ曲線を該図中に掲げた様々
なゲート電圧においてもたらした。第３３図及び第３４
図に呈示されたデータを外形寸法上及びチャネル寸法上
の差異を勘案しつつ行なった分析によれば、アンビボー
ラＦＥＴについて得られた第３４図の曲線は、同じ寸法
を有すルユニボーラｎ　−ｉ−ｎ＋ａ−８ｉ　：ＨＦＥ
Ｔでは電界効果移動度が約５７になり得るとした場合の
みもたらされ得るようなものである。あるいはまた、上
記ような結果はアンビボーラＦＥＴの導電チャネルの厚
みが、等価に寸法決定されたユニポーラｎ　−１−ｎａ
−８ｉ　：　ＨＦＥＴにおいて生じるであろうチャネル
の厚みの約５倍であればもたらされ得たことも上記分析
によって示される。先に述べた理由から、恐らく電流は
増大されたであろう。従ってチャネルの実深の増大は対
応して僅かとなったであろう。それにもかかわらず、Ｆ
ＥＴ構造体１８０の真性層４８中に示した、トランジス
タ構造体１８０の上述のアンビポーラ及びユニポーラＦ
ＥＴの動作に応じて形成される導電チャネルの可能な境
界をそれぞれ表わす点線１９４及び破線１９６によって
示唆されるように、本発明のプロトタイブアンビボーラ
ＦＥＴにおいては同時に製造され、かつ試験されたユニ
ポーラｎ−１−ｎＦＥＴに比べて実質的に増大されたヂ
ャネル深さが得られたと考えられる。The n-t-n FET of FET structure 180 produced the various IO'DS curves shown in FIG. 33 at the gate voltages listed therein. The p-1-n FET produced the various IA--AK curves shown in FIG. 34 at the various gate voltages listed therein. Figures 33 and 34
An analysis of the data presented in the figure, taking into account the differences in external dimensions and channel dimensions, shows that the curve of FIG. n+a-8i:HFE
Such is the case that at T the field effect mobility can be approximately 57. Alternatively, results such as those described above may indicate that the thickness of the conductive channel of an ambipolar FET is equal to that of an equivalently dimensioned unipolar
-8i: The above analysis also shows that about 5 times the channel thickness that would occur in an HFET could have been achieved. The current would probably have been increased for the reasons mentioned above. The increase in the actual depth of the channel would therefore be correspondingly small. Nevertheless, F.
The above-described ambipolar and unipolar F of transistor structure 180 shown in intrinsic layer 48 of ET structure 180
In the prototype ambipolar FET of the present invention, the unipolar n It is believed that a substantially increased channel depth is obtained compared to the -1-nFET.

トランジスタ１８０は、両極性動作によって特徴付けら
れる動作の超エンハンスメントモードを有するユニポー
ラＦＥＴとして動作し得る。通常のユニポーラＦＥＴと
して動作するためには、スイッチ１９０が閉じられ、か
つスイッチ１９２が開かれる。超エンハンスメントモー
ドで動作するためには、スイッチ１９０が開かれ、かつ
スイッチ１９２が閉じられる。あるいは他の場合には、
スイッチ１９０は連続的に閉じられ得るか、あるいは導
線１９７と１９８とを短絡することよって省略され得、
その際通常モード及び超エンハンスメントモードはそれ
ぞれスイッチ１９２を開くこと及び閉じることによって
選択される。スイッチ１９０及び１９２が共に閉じられ
ると、Ｆ　Ｅ　Ｔ　１８０は四端子ＤＩＦＥＴとして動
作する。スイッチ１９０及び１９２の両方が同時に閏じ
た状態で動作するプロトタイプＦＥＴ１８０について行
なった試験は、電流のほぼ総てがＰ＋電極５２を通って
流れ、Ｐ＋電極２１４には電流が殆ど流れないことを示
す。Transistor 180 may operate as a unipolar FET with a super-enhancement mode of operation characterized by bipolar operation. To operate as a normal unipolar FET, switch 190 is closed and switch 192 is opened. To operate in super enhancement mode, switch 190 is opened and switch 192 is closed. Or in other cases,
Switch 190 can be closed continuously or can be omitted by shorting conductors 197 and 198;
Normal mode and super-enhancement mode are then selected by opening and closing switch 192, respectively. When switches 190 and 192 are both closed, FET 180 operates as a four-terminal DIFET. Tests performed on the prototype FET 180 operating with both switches 190 and 192 open at the same time indicate that nearly all of the current flows through the P+ electrode 52 and very little current flows through the P+ electrode 214. .

西端子Ｄ　Ｉ　ＦＥＴの他の具体例を、第３５図〜第４
０図に示す。以下の検討において、これらのＤＩＦＥＴ
の少なくとも幾つかが様々な“キャリヤ平衡゛′技術及
び構成によって導電チャネル内の正孔の数と電子の数と
のより良い釣合いをより容易に達成し得、それによって
電流可能出力、発光力、及びレーザ機能までもが向上す
ることについて説明する。Other specific examples of the west terminal D I FET are shown in Figures 35 to 4.
Shown in Figure 0. In the following discussion, these DIFETs
At least some of It will be explained that even the laser function is improved.

第３５Ａ図は、本発明の、第３２図に示したＦＥＴ１８
０に類似の一変形例を示す。ＦＥＴ２１（ｌは、下側に
オーム接触層５２及び２１４を伴った、互いに離間して
位置するＰ＋電極５４及び２１２と、下側ｎ＋オーム接
触層４６を伴った１個のアルミニウム電極４４と、ａ−
８ｉ：Ｈのようなアモルファス半導体材料から成る真性
層４８と、ゲート絶縁層１５２と、ゲート電極５０とを
有する。Ｐ＋電極５２とｎ＋電極４６との間隔１８５は
、ｎ＋電極４６とＰ＋電極２１４との間隔１８７より実
質的に広い。従って、全デバイスの、Ｆ　Ｅ　Ｔ　１８
０が四端子ＦＥＴとして動作する場合に比べてより大き
い部分にわたって大きい両極性電流が生成される。FIG. 35A shows the FET 18 of the present invention shown in FIG.
A variation similar to 0 is shown. FET 21 (l includes spaced apart P+ electrodes 54 and 212 with ohmic contact layers 52 and 214 below, one aluminum electrode 44 with a bottom n+ ohmic contact layer 46, a −
It has an intrinsic layer 48 of an amorphous semiconductor material such as 8i:H, a gate insulating layer 152, and a gate electrode 50. The spacing 185 between the P+ electrode 52 and the n+ electrode 46 is substantially wider than the spacing 187 between the n+ electrode 46 and the P+ electrode 214. Therefore, F E T 18 of all devices
A large bipolar current is generated over a larger portion than when the zero operates as a four-terminal FET.

第３５Ｂ図に示したＦＥＴ２１５は第３５Ａ図のＦＥＴ
　２１０に極めて類似するが、ｎ＋オーム接触４６を伴
った陰極４４の位置がＰ＋オーム接触２１４を伴ったド
レイン電極２１２の位置と交換された点でのみ相違する
。電極４６及び２１４に同じ電圧が印加されると、この
例では第３５Ａ図のデバイスの場合より多数の導電チャ
ネル内圧孔が、ドレイン電極に進入して、層４８のチャ
ネルの全長にわたる両極電流の生起を助長し得る。ＦＥ
Ｔ２１０及び２１５は両極性動作も単種性動作も可能な
四端子デバイスでもあるので、これらのＦ　Ｅ　Ｔ　２
１０及び２１５は何れも後述する他の西端子ＦＥＴ同様
、第３２図のデバイスに関連するあらゆるモードで動作
し得る。The FET 215 shown in FIG. 35B is the FET 215 shown in FIG. 35A.
210, except that the position of cathode 44 with n+ ohm contact 46 has been swapped with the position of drain electrode 212 with p+ ohm contact 214. When the same voltage is applied to electrodes 46 and 214, more pressure holes in the conductive channel enter the drain electrode in this example than in the device of FIG. 35A, creating a bipolar current across the length of the channel in layer 48. It can encourage FE
Since T210 and 215 are also four-terminal devices capable of bipolar or monopolar operation, these F E T 2
Both 10 and 215, as well as other west terminal FETs discussed below, can operate in any mode associated with the device of FIG.

本発明のアンビボーラトランジスタの別の四端子型具体
例を第３６図に示す。トランジスタ２３０の上半部は、
ゲート５０と、ゲート絶縁層１５２と、それぞれ全屈電
極５４及び４４と接続されたｎ＋オーム接触５２及び４
６とを有する通常の絶縁ゲート電界効果トランジスタに
類似する。トランジスタ２３０の下半部は好ましくは絶
縁基板（図示せず）上に形成され、該下半部は二つの別
個の部分、即ち絶縁材料層２３２である左方部分と金属
などの導電材料の層２３４である右方部分とから成り、
前記層２３４上にはＰ＋半導体材料の層２３６がデポジ
ットされている。（絶縁部分２３２は、次の層がその上
に配置され得る平坦面を提供するべく用いられるだけで
あり、所望であれば省略され得る。）次の層４８はドー
プされた、あるいは真性の半導体材料から成り、好まし
くは実質的に真性のアモルファスシリコン合金のデポジ
ット層である。層４８がデポジションその他によって形
成された後、更に上の諸層がデポジションか、あるいは
第２９図に関して上述した技術に類似の方法によって形
成され得る。Another four-terminal specific example of the ambipolar transistor of the present invention is shown in FIG. The upper half of the transistor 230 is
n+ ohm contacts 52 and 4 connected to gate 50, gate insulating layer 152, and full-flex electrodes 54 and 44, respectively.
6 and similar to a normal insulated gate field effect transistor. The lower half of transistor 230 is preferably formed on an insulating substrate (not shown), and the lower half is comprised of two separate parts: a left part that is a layer of insulating material 232 and a layer of conductive material, such as a metal. It consists of the right part which is 234,
A layer 236 of P+ semiconductor material is deposited over the layer 234. (The insulating portion 232 is only used to provide a planar surface on which the next layer can be placed and may be omitted if desired.) The next layer 48 may be a doped or intrinsic semiconductor. A deposited layer of material, preferably a substantially intrinsic amorphous silicon alloy. After layer 48 is formed by deposition or otherwise, further layers may be formed by deposition or by methods similar to the techniques described above with respect to FIG.

好ましくは、導電層２３４の厚みは５００〜３，０００
オングストロームである。オーム接触層４６．５２及び
２３Ｇの厚みは５００オングストロームを上回る必要は
ない。なぜならそれ以上厚くしてもこれらのオーム接触
４６．５２及び２３６の、荷電キャリアを真性層４８中
に有効に注入する能力に顕著な影響はみられないからで
ある。Preferably, the thickness of the conductive layer 234 is between 500 and 3,000 mm.
Angstrom. The thickness of ohmic contact layers 46.52 and 23G need not exceed 500 Angstroms. This is because further thickening does not significantly affect the ability of these ohmic contacts 46, 52 and 236 to effectively inject charge carriers into the intrinsic layer 48.

トランジスタ２３０の、同じ種類の強度にドープされた
半導体材料から成る２個の電流支持電極５２及び４６は
、それぞれソースＳ及びドレインＤと呼称され得る。ソ
ースＳはまた、陽極Ａに関して負にバイアスされている
ので陰極にとも呼称され得る。ソースとドレインとは互
いに離間して位置し、かつ、何れも、実質的に真性のア
モルファス半導体合金の層と電気的に接触しており、前
記合金層中には、ソースとドレインとの間の絶縁された
金属ゲート電極５０に印加される適当なバイアスによっ
て、例えば電子である第一の極性の荷電キャリアのチャ
ネルが誘導される。トランジスタ２３０は、金属層２３
４と半導体層２３６とから成る、陽極Ａ（あるいは時に
ベース）と呼称される第四の電極をも含み、前記半導体
層２３Ｇはソース及びドレイン電極に用いられている不
純物と反対の型の不純物で強度にドープされており、そ
の結果ソース電極５２が注入する荷電キャリアとは反対
の極性の荷電キャリアを注入する傾向にある。Two current-supporting electrodes 52 and 46 of the same type of strongly doped semiconductor material of transistor 230 may be referred to as source S and drain D, respectively. Source S may also be referred to as a cathode since it is negatively biased with respect to anode A. The source and drain are spaced apart from each other and both are in electrical contact with a layer of a substantially intrinsic amorphous semiconductor alloy, the alloy layer including a layer between the source and drain. A suitable bias applied to the insulated metal gate electrode 50 induces a channel of charge carriers of a first polarity, eg electrons. The transistor 230 includes a metal layer 23
4 and a semiconductor layer 236, referred to as an anode A (or sometimes base), the semiconductor layer 23G is doped with impurities of the opposite type to those used in the source and drain electrodes. It is heavily doped so that the source electrode 52 tends to inject charge carriers of opposite polarity to those it injects.

第一の極性の荷電キャリア即ら電子がソースＳによって
真性層４８に注入され、注入された電子は層４８中で導
電チャネル沿いにドレイン電極４６かまたはベース電極
２３６へと移動する。第二の極性の荷電キ１？リア即ら
正孔は陽極Δによって真性層４８に注入され、注入され
た正孔は導電チャネル内の電子の負の空間電荷によって
生成される局在電界並びにソース−ドレイン電圧及び陽
極−陰極電圧によって誘導される電界のために、上方の
、導電チャネル内に存在する反対極性の荷電キャリアの
方へ移動し、かつ左右方向ではソースＳの方へと移動す
る傾向を有する。本発明のアンビボーラトランジスタデ
バイス２３０において上記のように注入された正孔は普
通導電チャネル全体に分散しからで、その際正孔は真性
材料中の再結合中心において電子と再結合する。再結合
電流はがなりの強さで、従ってデバイス中を流れる電流
は増大される。Charge carriers, or electrons, of a first polarity are injected into the intrinsic layer 48 by the source S, and the injected electrons move along the conductive channel in the layer 48 to either the drain electrode 46 or the base electrode 236. Second polarity charge key 1? Thus, holes are injected into the intrinsic layer 48 by the anode Δ, and the injected holes are injected by the localized electric field generated by the negative space charge of the electrons in the conductive channel and by the source-drain and anode-cathode voltages. Due to the induced electric field, it has a tendency to move upward towards the charge carriers of opposite polarity present in the conduction channel and towards the source S in the left-right direction. Holes injected as described above in the ambipolar transistor device 230 of the present invention typically disperse throughout the conductive channel, where they recombine with electrons at recombination centers in the intrinsic material. The recombination current is rampant and therefore the current flowing through the device is increased.

ｐ＋電極２３６（即ち陽極Ａ）が、】３６図において二
位置スイッチ２４０が開放位置にあることによって概略
的に表わされるように回路外にある時、トランジスタ２
３０は標準のブレーナｎ−１−ｎａ−８ｔ　ＦＥＴとし
て動作する。その場合、生成されるヂ１！ネル２４２は
第３６図に破１２４４によって示したように非常に浅い
。スイッチ２４０がその閉鎖位置に動かされ、それによ
って陽１ｉ　Ａが回路内に位置するようになると、トラ
ンジスタ２３０の動作は、ゲートがオフ状態の時は大し
て変化しないが、ゲートがオン状態の時は劇的に変化す
る。When p+ electrode 236 (i.e., anode A) is out of circuit, as schematically represented in FIG. 36 by two-position switch 240 in the open position, transistor 2
30 operates as a standard Brainer n-1-na-8t FET. In that case, the generated Di1! The channel 242 is very shallow as indicated by the break 1244 in FIG. When switch 240 is moved to its closed position, thereby placing positive 1i A in the circuit, the operation of transistor 230 does not change appreciably when the gate is in the off state, but changes when the gate is in the on state. change dramatically.

ゲート５０に電圧が印加されていないと、Ｐ＋接触２３
６からのオフ電流は、特に陽極と陰極との間隔が５〜１
０ミクロンといった比較的大きい値である場合比較的小
さい。ゲート５０が１−１０ボルトといった正電圧の印
加によってターンオンされると、電子は当初破線によっ
て示されたチャネル領域２４２内に集積する傾向を示す
が、Ｐ＋接触２３６からチャネル領域内に引込まれた正
孔は上記角の電荷のほぼ総てを中和し、即ち導電チャネ
ル２４４内の電子によって生成される自己遮蔽電界を大
幅に減少し、それによってゲート５０の外部からの印加
電界は先に述べたように、真性層２３８中へ更に深く伸
張し得る。材料中で増加した電子及び正孔は真性層２３
８中のトラップをかなりの比率で満たし、こうして相当
数の自由なキャリヤ、即ち伝導帯中の電子並びに価電子
帯中の正孔がチャネル電流に寄与し得る。空間電荷を注
入された正孔で中和する二とによってゲートの電界が、
両極性チャネルの可能な境界を表わず点線２４６によっ
て示唆されるｔうにチャネル内へ更に深く張出し得るの
で、チャネル寸法も実質的に増大する。トランジスタを
通る電流を、一方の極性の荷電ギヤリア叩ぢ電子の数が
反対極性の荷電キャリア即ち正孔の数より僅かに多いこ
とに基づいて調節することはなお可能である。With no voltage applied to gate 50, P+ contact 23
The off-state current from 6 is particularly low when the distance between the anode and cathode is 5 to 1.
If it is a relatively large value such as 0 microns, it is relatively small. When gate 50 is turned on by applying a positive voltage, such as 1-10 volts, electrons initially tend to accumulate within channel region 242, indicated by the dashed line, but the positive electrons drawn into the channel region from P+ contact 236 The holes neutralize nearly all of the charge in the corners, i.e., greatly reduce the self-shielding electric field generated by the electrons in the conductive channel 244, so that the applied electric field from outside the gate 50 is reduced by the electric field applied from outside the gate 50. As such, it may extend deeper into the intrinsic layer 238. The increased electrons and holes in the material form the intrinsic layer 23
8 to a significant proportion, and thus a significant number of free carriers, ie electrons in the conduction band as well as holes in the valence band, can contribute to the channel current. The electric field at the gate is increased by neutralizing the space charge with the injected holes.
The channel size also increases substantially since it does not represent a possible boundary of the bipolar channel and can extend deeper into the channel as suggested by dotted line 246. It is still possible to adjust the current through the transistor on the basis that the number of charge gear carrier electrons of one polarity is slightly greater than the number of charge carriers or holes of the opposite polarity.

Ｃ以下余白） 当業者には明らかなように、トランジスタ２３０が電子
の疑フェルミ準位を伝導帯のより近くに推し進めること
かでき、且つ真性ノー４８内に存在するトラップ即ち欠
陥状態の極めて多数を充満する（うめる）ことかできれ
は、このトランジスタはエレクトロルミネセンスを示す
はずである。このエレクトロルミイ・センスの波長は、
バンドギャップを変化させるべく、層２３８のアモルフ
ァス半導体材料を合金にすることによって変えることが
できる。As will be appreciated by those skilled in the art, transistor 230 can push the pseudo-Fermi level of the electron closer to the conduction band and remove the vast majority of traps or defect states present within the intrinsic node 48. Once filled, the transistor should exhibit electroluminescence. The wavelength of this electroluminescence is
The bandgap can be varied by alloying the amorphous semiconductor material of layer 238.

アモルファスシリコン合金のバンドギャップは約１．７
ｅＶであり、これは電磁スペクトルの濃赤色範囲の波長
に相当する。このバンドギャップは炭素、窒素又は酸素
のごとき元素を大むシリコン合金を使用することによっ
て拡大し得、又はゲルマニウム、スズもしくはホウ素の
ごとき元素を含むシリコン合金によって狭めることもで
きる。種々のアモルファス半導体材料のバンドギャップ
調整法の詳細については０ｖｓｈｉｎｓｋｙ他の米国特
許第４，３４２゜０４４号（１９８２年）並びに池の光
起電分野の特許及び出版物を参照されたい。尚、前記米
国特許は参考として本明細書に包含される。これまでの
説明から明らかなように、ｌ・ランシスタ２３０はＬＥ
Ｄと同様の方法で発光装置として使用し得る。第３６図
では、光線２４８か層４８の側面２４７から送出されて
いる。The band gap of amorphous silicon alloy is approximately 1.7
eV, which corresponds to wavelengths in the deep red range of the electromagnetic spectrum. This bandgap can be widened by using silicon alloys enriched with elements such as carbon, nitrogen or oxygen, or narrowed by silicon alloys containing elements such as germanium, tin or boron. For further information on methods for bandgap tuning of various amorphous semiconductor materials, see Ovshinsky et al., US Pat. The above US patents are incorporated herein by reference. As is clear from the explanation so far, the l-runsista 230 is LE
It can be used as a light emitting device in the same manner as D. In FIG. 36, light ray 248 is emitted from side 247 of layer 48. In FIG.

この側面２４７はＪｄ５４，５２及び４８の厚み全体に
わたるエツチンク処理を行い、これら層の一部分を除去
することによって形成し得る。This side surface 247 may be formed by etching the entire thickness of Jd 54, 52 and 48 and removing portions of these layers.

アンヒボーラＦ　Ｅ　’ｒ内で最大の電流を得るために
は、ｊΔ４８内の４、？に導電チャネルにおける多数Ｆ
ｒ電キャリア及び補償荷電キャリアの密度を調整し、そ
れによって最適空間電荷中和を得るようにすることが大
いに望まれる。このようにすればチャネル幅及び／又は
電流密度が増加し、その結果グーｌ−誘導電界によって
層４８中のキャリアをできるだけ多数変調することが可
能になる。第３６図、第３７図及び第３８図はこのよう
な最適空間電荷中和を得るための３つの方法を示してい
る。このような中和を得るために使用される技術はいず
れも、層４８中の自由キャリアに起因する電荷と、Ｄ　
Ｉ　Ｆ　Ｅ　Ｔの作動中にＮ４８の任意のイオン化ドー
パント（存在すれば）から生じる電荷及び層４８の欠陥
状態（σ在すれば）の中に蓄積される１〜ラツプ（捕捉
）された電荷（存在すれば）とを考慮することが好まし
い。4 in jΔ48 to obtain the maximum current in Anhibola F E 'r? The large number F in the conductive channel
It is highly desirable to adjust the density of r-charge carriers and compensating charge carriers, thereby obtaining optimal space charge neutralization. In this way, the channel width and/or current density is increased, thereby making it possible to modulate as many carriers in layer 48 as possible by the Gur-induced electric field. Figures 36, 37 and 38 illustrate three methods for obtaining such optimal space charge neutralization. Any technique used to obtain such neutralization will reduce the charge due to free carriers in layer 48 and D
The charge generated from any ionized dopants (if present) in N48 and the trapped charge (σ, if present) accumulated in layer 48 during operation of the IFET. It is preferable to take into account (if any).

第３６図のＦＥＴ２３０では最適空間電荷中和は、ヘー
ス電極のｐ＋ＪｌｌＪ２３４とヂャネル領域２４２との
オーバラップ２４９の量を注意深く選択することによっ
て達成し得る。オーバラップ２４９の量を増加させると
正孔注入も増加する。ＤｆＦＥＴ２３０の層４８中に注
入される正孔の数はソースで注入される電子の数の関数
であり、この電子の数自体はいかなるＦＥＴでもゲート
バイアス及びアノード−カソード電圧の関数である。所
定サイス及び所定動作電圧の４端子旧ＦＥＴの最適平衡
を得るのに必要なオーバラッブの正確な量は、種々の大
きさのオーバラップをテストすることにより経験的に決
定し得る。In FET 230 of FIG. 36, optimal space charge neutralization can be achieved by carefully selecting the amount of overlap 249 between the Heath electrode p+JllJ 234 and the channel region 242. Increasing the amount of overlap 249 also increases hole injection. The number of holes injected into layer 48 of DfFET 230 is a function of the number of electrons injected at the source, which in turn is a function of the gate bias and anode-to-cathode voltage of any FET. The exact amount of overlap required to achieve optimal balance for a four-terminal legacy FET of a given size and given operating voltage can be determined empirically by testing various sizes of overlap.

第：３７図は本発明の４端子ＤＩＦＥＩ’の別の具体例
を示している。このＤ　Ｉ　１：　Ｅ　Ｔは第３６図の
ＤＩＦＥＴ２３０と同様に構成されるが、′Ｊ：、流搬
送電極の導電タイプが反転しており且つベース電極２３
６とチャネル領域２４２とのオーバラップ２４９の址か
減少している。この旧Ｆ　ＩＥ　’Ｕ　２５５はアモル
ファスシリコン合金からなる層４８をイ１する本発明の
４端子装置の好ましい具体例を代表する。なぜならこの
装置では電子か補償キャリアとして作用するからである
。これはａ−ＳｉＦＥＴにおいて望まれる状態である。FIG. 37 shows another specific example of the 4-terminal DIFEI' of the present invention. This D I 1: ET is constructed in the same way as the DIFET 230 in FIG.
The overlap 249 between the channel region 242 and the channel region 242 is reduced. This former FIE'U 255 represents a preferred embodiment of the four terminal device of the present invention which includes layer 48 of amorphous silicon alloy. This is because in this device the electrons act as compensation carriers. This is the desired condition in an a-SiFET.

なぜならこの場合は電子帯移動度が正孔帯移動度を４又
は５上回るからである。ゲー１〜はＦＥＴ２３０をター
ンオンすｌ＼くバイアスされると、多数キャリア、即ち
適度に高い電界効果を得るのに鰻も多くの援助を必要と
する正孔に直接作用する電界を発生させる。This is because in this case, the electron band mobility exceeds the hole band mobility by 4 or 5. When gate 1 is biased hard enough to turn on FET 230, it generates an electric field that acts directly on the majority carriers, ie, holes, which require a lot of assistance to obtain a reasonably high field effect.

第３７図の装置では最適中和は、ベース電極２３６によ
り層４８中に注入される荷電キＡ・リアを調整すること
によって得られる。この調整はベース電極２３６に印加
される電圧念ドレイン電極２１４に印加される電圧に対
して調整することで簡単に実施できる。ベース２３６か
らの電子注入は、実際にはベース及びトレインかほぼ同
等の電位にある時のレベルを最大レベルとする。ベース
電圧念ドレイン電圧に対して実質的に低下させることに
より電子注入レベルを前記に大レベルより大きくするこ
とは、印加ゲー１へ電圧による制御を受けない実質的順
バイアスダイオード電流がトレインとベースとの間に生
じるため望ましくないと考えられる。ベース２３４の電
圧をドレイン２１４の電圧に対して増加させると、この
タイオードに逆バイアスかかけられ、その結果ドレイン
−ベース間の電流の流れか阻止される。ベースに印加す
る電圧はドレイン電極と同じ給電源から供給してよい。In the device of FIG. 37, optimal neutralization is obtained by adjusting the charge charge injected into layer 48 by base electrode 236. This adjustment can be easily carried out by adjusting the voltage applied to the base electrode 236 and the voltage applied to the drain electrode 214. Electron injection from the base 236 actually reaches its maximum level when the base and train are at approximately the same potential. Increasing the electron injection level above the above-described large level by substantially lowering the base voltage with respect to the drain voltage results in a substantially forward-biased diode current that is not controlled by voltage to the applied gate 1 between the train and base. This is considered undesirable because it occurs between Increasing the voltage at base 234 relative to the voltage at drain 214 reverse biases the diode, thereby blocking drain-to-base current flow. The voltage applied to the base may be supplied from the same power source as the drain electrode.

この電圧は例えばスイッチ２４０の開閉及び／又は可変
抵抗２５８の調整による電圧の変化によって制御し得る
。別の方法として、この電圧はターミナルバッド２５９
に与えられる電流又は電圧ＶΔの独立した被制御源から
供給してもよい。ＦＥＴ　２８０のごとき任意の所定４
端子Ｆ　［４Ｔの場合のトレイン電極及びベース電極間
の正確な必要電圧差はテストによって簡単に決定し得る
。　第３８図は第３５Ｄ図のＦＥＴ２１５に極めて類似
したｆｉが造を有し且つこれと同様に動作し得る別の４
端子ＦＥ１’２（ｉｏを示している。このＦＥＴ２６０
では最適中和の構成は、ＦＥＴ２６０か適切なゲー）〜
電圧によりターンオンした時に所定アノ−１’−カソー
ド電圧で活性半導体層４８に正確な正孔及び電子比を与
えるへ＜、＠４’ｄと電気的に密着するｐ″電極層５２
及びｎ＋電極層４６の実効表面積を入念に選択すること
によって補助される。電極の実効ｌｆｉ積を増加させる
と、その電極の荷電キャリア種がより多数層４８中に注
入され得るが、この関係は直線的ではないと思われる。This voltage may be controlled, for example, by changing the voltage by opening and closing switch 240 and/or adjusting variable resistor 258. Alternatively, this voltage can be applied to terminal pad 259.
It may be supplied from an independent controlled source of current or voltage VΔ applied to VΔ. Any predetermined value such as FET 280
The exact required voltage difference between the train and base electrodes for terminal F[4T can be easily determined by testing. FIG. 38 shows another 4 fi that has a structure very similar to FET 215 of FIG. 35D and can operate similarly.
Terminal FE1'2 (io is shown. This FET260
Then, the optimal neutralization configuration is FET260 or an appropriate game)
The p'' electrode layer 52 is in electrical contact with the active semiconductor layer 48 at a predetermined ano-1'-cathode voltage when turned on by a voltage.
and by careful selection of the effective surface area of the n+ electrode layer 46. Increasing the effective lfi product of an electrode may inject more of that electrode's charge carrier species into layer 48, but this relationship does not appear to be linear.

Ｆ　Ｅ　Ｔ　２６０では、ｎ″電極層４６の実効面積が
層４６及び４８間のオーバラップ２６２内の面積の量に
なるはずであり、ｐ゛電極実効面積が層４８及び５２間
のオーバラップ２６４内の面積の量になるはずである。In F E T 260, the effective area of the n'' electrode layer 46 should be the amount of area within the overlap 262 between layers 46 and 48, and the effective area of the p'' electrode should be the amount of area within the overlap 264 between layers 48 and 52. It should be the amount of area within.

層５２（又は層４６）と層４８との間のインタフェース
を構成する半導体材料−法人材料の組合わせがどのよう
なものであっても、キャリア注入効率即ちインタフェー
スに与えられる所定バイアスでの単位面（前当たりキャ
リア数は実験によって容易に決定し得る。これら２つの
インタフェースの実効面積はＦ　Ｅ　Ｔの所望の動作電
圧で空間電荷中和を最適化すべく選択（又は実験的に決
定）され得る。Whatever the semiconductor material-corporate material combination that makes up the interface between layer 52 (or layer 46) and layer 48, the carrier injection efficiency, i.e., unit area at a given bias applied to the interface, (The number of prior carriers can be easily determined experimentally. The effective area of these two interfaces can be selected (or determined experimentally) to optimize space charge neutralization at the desired operating voltage of the FET.

第３８図の装置では空間電荷の平衡かより正確に得られ
るため、より少ないキャリアか層４８を出てｐ゛　トレ
イン電極層２１４中に入ることに留意されたい、これは
正孔か接触層２１４によって集められるより層４８中で
再結合し易いためである。また、空間電荷中和が最適状
態に近付くため、より多数の１〜ラツプが充たされ、且
つ放射性再結合か全体的キャリア再結合のうちでより高
い割合を占めることになる。従ってＤＩＦＥ７２６０は
かなりの１の光を発光し得る。適切に構成され且つ最適
中和を使用する本発明の他のＤＩＦＥ’ｌ’も発光能力
を有するようにできる。その−例と第３９図に示した。Note that in the device of FIG. 38, because the space charge balance is more accurately achieved, fewer carriers exit layer 48 and enter p' train electrode layer 214; This is because they are more easily recombined in layer 48 than collected by. Also, as space charge neutralization approaches the optimum, more 1~laps will be filled and radiative recombination will account for a higher proportion of the total carrier recombination. Therefore, the DIFE 7260 can emit a significant amount of light. Other DIFE'l's of the present invention, properly constructed and using optimal neutralization, can also be made capable of emitting light. An example thereof is shown in FIG.

第３９図は電極の実効面積を前述のごとく調和させるこ
とにより最適中和を得るｌ＼く、異なる大きさのＩ〕°
電極及びｎ　’電極を用いて構成したａ−Ｓｉ合金３端
子Ｆ　Ｅ　’ｌ’　２７０を示している。このｌ’ＥＴ
は第３１図の＋：　Ｅ　’ｒ　ｔ　７０と基本的に同様
の方法で構成し得るが、図示のことく層４４，１６，４
８及び５２に沿って外側垂直側面２７１及び２７４を形
成し且つ層５２　、５４及び層４４．４６に沿って夫々
内側垂直側面２７２及び２７３を形成すべく、光硬化性
樹脂（ホトレジスト）のデポジションとパターニングと
デベロップメントとを含む一連の操作も必要とする。側
面２７１及び２７２間の水平距離はｐ＋層５２の実効面
積に係る１つの寸法を規定するのに使用され、側面２７
３及び２７４間の水ｙ距離は！ｌ゛層４６の実効面積に
係る１つの寸法を規定するのに使用される。ＤＩＦＥ１
’２７０か集積回路′Ａ１ηで通常見られるように直線
的に設計されている場合には、距１４２６２及び２６４
の比か層４Ｕ及び５２の実効面積比を規定することにな
る。FIG. 39 shows that optimal neutralization is obtained by matching the effective area of the electrodes as described above, with different sizes of I]°
An a-Si alloy three-terminal F E 'l' 270 constructed using an electrode and an n' electrode is shown. This l'ET
+:E'r t 70 in FIG.
Deposition of photoresist to form outer vertical sides 271 and 274 along layers 8 and 52 and inner vertical sides 272 and 273 along layers 52 and 54 and layers 44 and 46, respectively. It also requires a series of operations including patterning and development. The horizontal distance between sides 271 and 272 is used to define one dimension of the effective area of p+ layer 52;
What is the water y distance between 3 and 274? 1 is used to define one dimension of the effective area of layer 46. DIFE1
'270 or linear design as commonly found in integrated circuits 'A1η, distances 14262 and 264
This ratio defines the effective area ratio of the layers 4U and 52.

第３９図の装置の層４８は図示のごとく複数の→ノ″フ
レーヤ（副層）４８ｄ及びｌｅで構成し得る。サフレー
へ・４８ｅは−ナプレーヤ４８ｄＧこよりゲート絶イ釆
（本１５２から分離される。別の方法として、層４８は
単一の半導体材１１層で構成してもよい。＋ｉｉｆ　’
８の方法ではＤＩＦＥＴ２７０カ）２つ以上の波長で放
射線（例えはＩ＋Ｊ′睨光）を選択的に送出できるよつ
に、各サフレーヤが互いに異なるハントキャップを有す
る。送出される光の波長は、特にかなりの数の欠陥状態
か充たされないままでいるアモルファス材料では、バン
ドギャップより小さいかもしれない９例えは層４８ｄは
１．７ｅＶのバンドギャップ（約７３００入具」二の発
光波長に相当）を持つ実質的真性アモルファスシリコン
音金層て構成し得る。また、例えは層４８ｅは］、、７
ｅＶより大きい、例えは２．５ｅＶ　（約５０００Å以
上の発光波長に相当）のバンドギャップが得られるよっ
にかなりの量の炭素を添加した実質的真性アモルファス
シリコン合金層で構成し得る。作動中、ＩＪＩＦＩＥＴ
２７０の空間電荷領域の幅はデー１〜電圧の増加と共に
増加する。従ってＤＩＦＥＴ２７０の光出力のスペクト
ルは印加ゲート電圧登下記のごとく適切に変１ヒさぜる
ことにより変（ヒさせ得る。Ｆ　Ｅ　Ｔ２７０は選択さ
れた第１ゲート′１Ｅ圧で励起して、大部分が層４８ｄ
中のキャリア再結合に起因する１つの波長で実現される
ような発光を生起せしめ、且つ第１ゲーＩ−電圧より大
きい第２ゲート電圧で励起して層４８ｄ及び４８ｅ中の
キャリア再結合に起因する２つの波長で発光を生起せし
める。前者の結果はバンド曲げ領域のＪ’Ｊみか層４８
ｄ中に延び広がる時に得られ、後者の結果はバンド曲は
領域の厚みが層４８ｃｌの厚み全体と層４８ｅの厚みの
かなりの部分とにわたって延ひる時に得られる。The layer 48 of the device of FIG. 39 may be comprised of a plurality of layers (sublayers) 48d and le as shown. Alternatively, layer 48 may consist of a single 11 layer of semiconductor material.+iif'
In method No. 8, each sublayer has a different hunt cap so that radiation (eg, I+J' glare) can be selectively delivered at more than one wavelength (DIFET 270). The wavelength of the emitted light may be smaller than the bandgap, especially in amorphous materials that have a significant number of defect states or remain unfilled. It can be composed of a substantially intrinsic amorphous silicon tone metal layer with an emission wavelength corresponding to 200 nm. Further, for example, the layer 48e is ], 7
It may consist of a substantially intrinsic amorphous silicon alloy layer doped with a significant amount of carbon to provide a bandgap greater than eV, for example 2.5 eV (corresponding to an emission wavelength of about 5000 Å or more). In operation, IJIFIET
The width of the space charge region of 270 increases with increasing voltage. Therefore, the spectrum of the optical output of DIFET 270 can be varied by appropriately varying the applied gate voltage as shown below. Part is layer 48d
and excitation at a second gate voltage greater than the first gate voltage to cause emission of light at one wavelength due to carrier recombination in layers 48d and 48e. This causes light emission to occur at two wavelengths. The former result is the J'J Mika layer 48 in the band bending region.
The latter result is obtained when the thickness of the region extends over the entire thickness of layer 48cl and a significant portion of the thickness of layer 48e.

＋？ｉｆ述の第２の構成法で述べたように単一の均質層
４８を有するｌ）　Ｉ　Ｆ　Ｅ　’ｌ’も、クー１〜電
圧を変えることによって種々の周波数で光を送出できる
ようにし得る。特定的にはＤＩＦＥ’ｌ’によって生起
する発光の周波数は、電子の凝フェルミ準位と止孔の馬
〔フェルミ準位との間のエイ・ルキ差と変えるへくケー
ト電圧を変調することによって互いに適度に接近した２
つ以上の区別し得る周波数（又は周波数の狭帯域）の間
で変調し得る。前記フェルミ準位は部分的に満たされて
いない欠陥状態の中にあるか又は拡張状Ｒ（ｅｘｔｅｎ
ｄｅｄ　５ｔａｔｅｓ）の中にある。この↑疑フェルミ
準位は拡張状！序の中にあれは、ゲーＩ・電圧の増加に
よってこれら拡張状態の中に更に押し進められる。+? If l) IFE 'l' with a single homogeneous layer 48 as mentioned in the second construction method described above can also be made to be able to emit light at different frequencies by varying the voltage. . Specifically, the frequency of the light emission caused by DIFE'l' is determined by modulating the hole voltage, which changes with the E-Luki difference between the electron's condensed Fermi level and the dead-hole Fermi level. 2 reasonably close to each other
It may be modulated between two or more distinct frequencies (or narrow bands of frequencies). The Fermi level is in a partially unfilled defect state or in an extended R (exten
ded 5tates). This ↑ pseudo-Fermi level is an extended state! Those in the sequence are pushed further into these expanded states by increasing the voltage.

ＤＩＦＥＴの発光の振幅又は強さはケート電圧の変化に
よっても変化させ得る。この発光の振幅及び周波数はま
た、印加アノード−カソード電圧の変調によっても変え
ることができる。なぜならこの電圧もＤＩＦＥＴ内の電
流に作用するからである。たたしこの後者の方法はゲー
Ｉ・電圧変化による方法より大幅に大きい電力変調を伴
うと思われるため、望ましい方法とは見なされない。The amplitude or intensity of the DIFET's emission can also be changed by changing the gate voltage. The amplitude and frequency of this emission can also be varied by modulating the applied anode-cathode voltage. This is because this voltage also acts on the current in the DIFET. However, this latter method is not considered a desirable method because it appears to involve significantly greater power modulation than the GaI voltage variation method.

発生した光は′ＪＳ極４６及び５２間の上方水平面２６
９を介してＤ　Ｉ　Ｆ　Ｅ　’ｌ’　２７０から送出さ
れ得る。外側側面２７１及び２７４は、金属５４及び４
４がこのような発光を阻止又は反射する程厚くできてい
る場合には光の出口を構成することはない、所望であれ
ば光が他の面から出ないように適切な厚みの反射材料層
を使用し得る。光はインジウムスズ酸化物（■“「０）
又は酸化スズのごとき透明導電材４′）でゲート層５０
を形成し且つガラスのごとき透明材料を基板４２に使用
することによってＤＩＦＥＴ２７０の底から送出するよ
うにもできる。The generated light is directed to the upper horizontal plane 26 between the JS poles 46 and 52.
9 from DIFE 'l' 270. The outer side surfaces 271 and 274 are made of metal 54 and 4
4 does not constitute an exit for the light if it is made thick enough to block or reflect such emission; if desired, a layer of reflective material of appropriate thickness to prevent light from exiting from other surfaces. can be used. Light is indium tin oxide (■““0)
Alternatively, the gate layer 50 may be made of a transparent conductive material (4') such as tin oxide.
It can also be delivered from the bottom of the DIFET 270 by forming it and using a transparent material, such as glass, for the substrate 42.

第４０Δ図は光共振空洞を有し且つアモルファス半さ棒
材１−１好ましくはアモルファスシリコン合金製の固体
半導体レーサ含構成する本発明の３端子Ｆ　Ｅ　’ｒ２
７５を示シテイル。、、：（７）　Ｄ　ｌＦＥＴ　レー
ザ２７５は第３９図のＦＥＴ２７０と同様の方法で構成
し得るが、図示のごとく装置のほぼ全体にわたる上方絶
縁層２７６と装置の中央部分の上方金属層２７７とを更
に有する。FIG. 40Δ shows a three-terminal F E 'r2 of the present invention having an optical resonant cavity and comprising an amorphous half-bar 1-1 and a solid semiconductor laser preferably made of an amorphous silicon alloy.
Showing 75. , , :(7) The D lFET laser 275 may be constructed in a similar manner to the FET 270 of FIG. It also has.

固体レーザ分野では良く知られているように、固体レー
ザの半導体における基本的光発生メカニズムは伝導帯電
子及び価電子帯止孔の直接的再結合にある。適切なファ
ブリ・ペロー光空洞ではレーザ発振閾値（ｌａｓｉｎｇ
　ｔｈｒｅｓｂｏｌｄ）は光パルスがこの空洞内をＭ哀
されずに往復し得る場合に得られる。この状ｆフはド記
の式で示される。As is well known in the field of solid-state lasers, the basic light generation mechanism in solid-state laser semiconductors is the direct recombination of conduction band electrons and valence band holes. In a suitable Fabry-Perot optical cavity, the lasing threshold
(thresbold) is obtained if the light pulse can travel back and forth within this cavity without being distorted. This state is expressed by the following equation.

Ｒ２Ｒ＋ｅｘｐＬ（ｇ−ａ）２Ｗ）　−１式中、Ｉ（、
、Ｒ２−空洞端部での反射率、ｇ＝単位長当たりケイン
、 ａ＝単位長当たり吸収、 ｍ＝空洞の幅 である。R2R+expL(g-a)2W) -1, where I(,
, R2 - reflectance at the end of the cavity, g = Caine per unit length, a = absorption per unit length, m = width of the cavity.

空洞のノブみ、即ち層４８のノブみは光損失を減少すべ
く、発光される光子の波長の１７４の偶数倍にできるだ
け近い値にすることが好ましい、アモルファスシリコン
装置分野では良く知られているように、複数のアモルフ
ァス材料をデポジットして製造した多重）（り邦）逍内
の各層のノブみは正確に制御し得る。The knob of the cavity, ie, the knob of layer 48, is preferably as close as possible to an even multiple of 174 of the wavelength of the emitted photon to reduce optical loss, as is well known in the amorphous silicon device art. As such, the knobiness of each layer within a multilayer structure fabricated by depositing multiple amorphous materials can be precisely controlled.

種々の材１−’＋からなるＤＩＦＥＴ２７５の複数の層
を適切に選択すれば、これら層の間に光学的に有意な屈
折率変化か得ろ！し、その結果半導体レーザで必要な実
質的内反射分承り一光空洞か形成される２チヤイ・ル長
さ、チャネル幅及びＤ　Ｉ　Ｆ　Ｅ　’Ｉ’　２７５の
１つ以上の選択層のノブみは適切な光共振空洞か形成さ
れるように選択し得る。−構成法として、半導体層４８
は１／２波長又は１波長の厚みにし得る。半導体層４８
と絶縁層１５２及び２５６との間のインタフェースは、
互いに間隔をおいて配置されるｌ　ｆＪｌのプレーナ空
洞面を構成する。側面２７１及び２７４は別のプレーナ
空洞面グループを構成し得、前方面及び後方面２７８及
び２８１は史に別の７レーナ空Δ１面グループ含楕成し
得る。これら種々の面でのインタフェースの反射率か十
分に大きければ、この光空洞はそれ自体で旧ＦＩｌ’２
７５内にレーザ動作を生起させ得る。If the layers of the DIFET 275 made of different materials 1-'+ are properly selected, optically significant refractive index changes can be obtained between these layers! 275 to accommodate the substantial internal reflection required in the semiconductor laser, the optical cavity is formed with two channel lengths, channel widths, and knobs of one or more selective layers of the D I F E 'I' 275. may be selected to form a suitable optical resonant cavity. - As a construction method, the semiconductor layer 48
can be 1/2 wavelength or 1 wavelength thick. semiconductor layer 48
The interface between and the insulating layers 152 and 256 is
Construct planar cavity surfaces of l fJl spaced apart from each other. Side surfaces 271 and 274 may constitute another planar cavity surface group, and anterior and posterior surfaces 278 and 281 may constitute another 7-lenal cavity Δ1 surface group. If the reflectivity of the interface on these various planes is large enough, this optical cavity can itself become the old FIl'2.
Laser operation may occur within 75.

更に大きい内反射Ｊｊ１３有する光空洞が望まれる場合
には、第２グループのプレーナ反射空洞面が絶縁層１５
２及び２７６と金属ゲート層５０及び金属１１１．　Ｖ
１層２７７とのインタフェースの間に形成され得るよう
に、これら絶縁層を発生コヒーシンｌ−光の波長に対し
て実質的に透明な材料で形成し１°）る。絶縁材料とし
ては半４４体レーザ分野で公知の任意の適切な材料を使
用し得る。−例として窒化ケイ素、酸化ケイ素又は誘電
率の高い絶縁体、例えは酸化タンタルが挙げられる。Ｊ
ω１５２及び２７６は互いに異なる材料で構成し得る。If an optical cavity with even greater internal reflection Jj13 is desired, the second group of planar reflective cavity surfaces may be formed by forming an insulating layer 15.
2 and 276 and metal gate layer 50 and metal 111. V
These insulating layers are formed of materials that are substantially transparent to the wavelength of the generated cohesin light so that they can be formed between the interfaces with the cohesin layer 277 (1°). Any suitable material known in the semi-44-body laser art may be used as the insulating material. - Examples include silicon nitride, silicon oxide or high dielectric constant insulators, such as tantalum oxide. J
ω152 and ω276 may be constructed of different materials.

層２７６用に選択された材料の処理温度はＪ１４８の電
気的性質又は光学的性質を害する程高くてはいけない、
第４０Ｂ図はＮ　Ｅ　Ｔ２７５の部分拡大図であり、発
生ずるコヒーシン１〜光の波長の関数としての当該装置
の層の相対厚みの好ましい状態を示している。オーム接
触層４６及び５２も金属層４４及び５２と共に部分的イ
ンタフェースを４′ｊ４成すべく同様の方法で制御し得
る。第４０［１図に示したごとき別の好ましい構造では
、層４８か１７２波長の厚みを有する。光空洞の種々の
反射面り゛ルーフ゛を波長の１７４の偶数倍たけ離して
配置するような別の構成法も使用し得る。The processing temperature of the material selected for layer 276 should not be so high as to harm the electrical or optical properties of J148.
FIG. 40B is an enlarged partial view of N ET 275 illustrating the relative thickness of the layers of the device as a function of the wavelength of the generated cohesin 1 light. Ohmic contact layers 46 and 52 may be controlled in a similar manner to form a partial interface with metal layers 44 and 52. In another preferred structure, such as that shown in FIG. 40, layer 48 has a thickness of 172 wavelengths. Other configurations may also be used, such as placing the various reflective surface roofs of the optical cavity spaced apart by an even number of 174 wavelengths.

第４０８図のごときレーザ構造では、層５０及び２７７
をレーザ光の波長で高い反射率を示す金属で形成するの
か好ましい。半導（水層４８を例えはアモルファスシリ
コン合金で形成する場合には、銀、銅、金、クロム又は
アルミニウムを層５０及び２７７用の高反ｑ・ｊ率材料
として有利に使用し得る。光空洞の側面を構成する垂直
側面２７１及び２７４も高反射率金属で被覆するのか好
ましい。光空洞の後方端を構成する垂直向２８１も好ま
しくは反射性絶縁材料で被覆し、又は任意の適切なもし
くは従来の方法によりアノードをカソードにショートシ
ない実質的反射性端部を構成するよつに形成してもよい
。光空洞の前方端部を１１４成する垂直向２７８は２つ
の空洞端部の間のレーザ動作を増加させるべくある程瓜
反射性であるのか好ましい。これも絶縁材料の使用又は
（ｆ：　、’Ｍ、のｂ′Ｃ来のもしくは辿切な方法によ
って達成し得る。第４０八図に示したように金属層５２
及び５４は前述の側面２７１及び２７４用反射性被覆か
得られるように形成し得る。前述のごとき複数の反射空
洞端部、反射側面及び反射後方面グループ含有する光空
洞によって得られるより大きい内反射は、より低い入力
パワーでレーザ動作を容易に生起せしめる。In a laser structure such as that shown in FIG. 408, layers 50 and 277
It is preferable to use a metal that exhibits a high reflectance at the wavelength of the laser beam. Semiconductor (silver, copper, gold, chromium or aluminum may advantageously be used as the high-reflection coefficient material for layers 50 and 277 if the water layer 48 is formed of an amorphous silicon alloy, for example. The vertical sides 271 and 274 forming the sides of the cavity are also preferably coated with a highly reflective metal.The vertical side 281 forming the rear end of the optical cavity is also preferably coated with a reflective insulating material or coated with any suitable or The anode may be formed by conventional methods to provide a substantially reflective end without shorting the cathode.The vertical direction 278 forming the forward end of the optical cavity 114 is between the two cavity ends. It is preferred that the laser be somewhat reflective to increase the laser action. This can also be achieved by the use of insulating materials or by conventional or advanced methods. Metal layer 52 as shown in
and 54 may be formed to provide the reflective coatings for the sides 271 and 274 described above. The greater internal reflection obtained by an optical cavity containing multiple reflective cavity ends, reflective side faces, and reflective back face groups as described above facilitates lasing operation at lower input power.

ＤＩＦＥ’ｒ２７５は最大電流処理能力乃至容置を有す
るに最適の中和状態を有し得る。このような中和を電極
４６及び５２の実効面積の調和によって達成又は維持す
ることが実際に難しい場合には、第３６図又は第３７図
の具体例で説明したようなベース電極の使用による中和
をこの本発明のＤＩＦＥＴレーザに使用してもよい。DIFE'r 275 may have an optimal neutralization state with maximum current handling capacity or capacity. If it is indeed difficult to achieve or maintain such neutralization by matching the effective areas of electrodes 46 and 52, neutralization may be achieved by the use of a base electrode as described in the embodiment of FIG. 36 or 37. may be used in the DIFET laser of this invention.

ＤＩＦＥＴ２７５か十分に駆動されれば、層４８のａ−
Ｓｉ合金半導体棒材における欠陥状態のうちの十分多く
が充たされて電子及び正孔の疑フェルミ準位を夫々（ｍ
　ｉＡ帯及び価′、Ｅ了帯の中に押し進め、且つかなり
のレベルの直接的再結合を生起せしめることになる。こ
れは欠陥状態即ちトラップか実質的に満たされ、その結
果光子の放出か生起するためである。If DIFET 275 is driven sufficiently, the a-
A sufficient number of defect states in the Si alloy semiconductor bar are filled to raise the pseudo-Fermi levels of electrons and holes, respectively (m
It will push into the iA and valence bands, and cause a significant level of direct recombination to occur. This is because the defect state or trap is substantially filled, resulting in the emission of a photon.

この点で、十分な反射性を持つ光空洞面及び端部か与え
られていれば、レーザ動作閾値に到達してコヒーシン１
〜光が放出されることになる０層５０及び２７７は光を
大幅に阻止し且つ側面及び後方向は好ましくは実質的に
反射性の材料で形成されるため、コヒーレント光の大部
分は太い矢印２７９で示したように層４８の垂直前方面
２７８から送出される。At this point, given sufficiently reflective optical cavity surfaces and edges, the lasing threshold is reached and the cohesin 1
~ Since the 0 layers 50 and 277 from which the light is to be emitted largely block the light and are preferably formed of substantially reflective material on the sides and in the back direction, most of the coherent light is It is delivered from the vertical front face 278 of layer 48 as shown at 279 .

ＤＩＦＥＴ２７５の主軸２８２、即ち空洞の前方端及び
後方端の間に延ひる軸の方向でレーサ動作ｔｋｌ大にす
るためには、比較的大きいＩｌｌ／Ｌチャイ・ル比を使
用するのが好ましい。ＤＩＦＥｒ２７５のチャイ・ル長
さを数ミクロン以下に短縮すると、電流か増加し得、そ
の結果ＤＩＦＥＴ２７５かより低いパワーレベルでコヒ
ーレント光を放出できるようになる。本発明のレーザＤ
ＩＦＥＴはパルス発振動作及び連続波（ロ）発１１に動
１ヤの双方での使用か考えられる。Ｃ−動作には同等か
の形態の熱散逸又は冷却がゼ・要と思われるか、この問
題は半導体レーザ分野て公知の技術’＆　ｆｊＥ用して
種々の方法で解決し得る。In order to achieve large laser motion tkl in the direction of the main axis 282 of DIFET 275, ie, the axis extending between the forward and aft ends of the cavity, a relatively large Ill/L ratio is preferably used. Reducing the length of the DIFET 275 below a few microns can increase the current flow, allowing the DIFET 275 to emit coherent light at lower power levels. Laser D of the present invention
The IFET can be used for both pulse oscillation operation, continuous wave (b) oscillation, and dynamic oscillation. Although some form of heat dissipation or cooling may be required for C-operation, this problem can be solved in a variety of ways using techniques well known in the semiconductor laser art.

第３９図に関して説明したように、本発明の発光ＤＩＦ
ＥＴの光出力の振幅及び周波数は印加ゲート電圧の変調
又は電流搬送電極相互間の電圧の変調により変調し得る
。これらの変調技術は本発明のＤｒＦＥＴレーザでも使
用し得る。例えば前述の光空洞はこの空洞の公称共振周
波数前後の周波数の比較的狭い帯域内で選択された周波
数で共振を支持す−ることになるため、ＤＩＦＥＴレー
・す°の周波数変調かｎ］能である。従って本発明の発
光ＤＩＦＥＴ及びレーーリ゛動作１）　ｌ　Ｆ　Ｅ　’
ｌ’はいずれも、光振幅又は周波数をチー１〜電圧の変
（ヒを介して変調することにより情報伝送に使用し得る
。変調されるのはケート駆動のみであるため、余り大き
な電力増幅器又はスイッチは必要とされない。更に、当
業者には明らがなよつに、所望であれは本発明の発売月
Ｆ　Ｅ　Ｔ及びレーザ旧１１，１は印加ゲート゛１ヒ圧
の適切な変化によりオフ仄態とオン状７ｆ３との間で状
態変化させることらできる。ＩＩ！！！言ずれは、比較
的小さいパワーのゲート信号てＤＩＦＥＴの光出力を制
御することができる。これは本発明のＤ［ＦＩＥＴに固
有のより大きい出力（ｐｏｕ＋ｅｒ　）ゲインによって
可能になり、主要駆動電力と別個の能動電力素子により
スイッチオフ及びスイッチオンしなけれはならない２端
子発光タイオード及びレーザに比べて著しい利点を構成
する。ケート電圧の変１ヒによるこのような光変調は数
十又は数白メカヘルツで実施され、そのため本発明の発
光Ｄ　Ｉ　Ｉ？　Ｅ　Ｔ及びし−サ動作Ｄ　ｌ　ｌ’　
Ｅ　’ｌ’は通信及びコンピュータ関係の用途並びに他
の用途で極めて有用なものとして使用される。As explained with respect to FIG. 39, the light emitting DIF of the present invention
The amplitude and frequency of the optical output of the ET can be modulated by modulating the applied gate voltage or by modulating the voltage between the current carrying electrodes. These modulation techniques can also be used in the DrFET laser of the present invention. For example, the optical cavity described above will support resonance at a selected frequency within a relatively narrow band of frequencies around the cavity's nominal resonant frequency, so that the frequency modulation of the DIFET laser is possible. It is. Therefore, the light emitting DIFET of the present invention and Rayleigh operation 1) l F E '
Both l' can be used for information transmission by modulating the optical amplitude or frequency through a voltage variation (hi). Since only the gate drive is modulated, it is not necessary to use an excessively large power amplifier or No switch is required.Furthermore, it will be apparent to those skilled in the art that, if desired, the FET and laser 11,1 of the present invention can be turned off by appropriate changes in the applied gate pressure. The state of the DIFET can be changed between the off state and the on state 7f3. [This is enabled by the greater power (pou+er) gain inherent in FIETs and constitutes a significant advantage over two-terminal light-emitting diodes and lasers, which must be switched off and on with a primary drive power and a separate active power element. Such light modulation by varying the gate voltage is carried out at tens or even a few mechhertz, and therefore the light emission D I I?ET and laser operation D l l' of the present invention
E 'l' is used with great utility in communications and computer-related applications, as well as other applications.

第２９図から第４０図は主にエンハンスメントモードで
動作する本発明のＤｉＦＥＴの種々の水平形具体例を示
している。第４３図はエンハンスメツ１〜モードＤＩＦ
ＥＴの垂直形具体例を示している。第４３図のＤＬＦＥ
Ｔ２８５は第１９８図のトランジスタ８０ａと同（、こ
の悲埋ステップを用いて構成し得る。ＤＩＦＥＴ２８５
は基板４２；金属層４４とｎ゛型ａＳｉオーム接触層４
６とからなる底部電極；底部絶縁層６２、側方絶縁層１
５２ａ及び１５２ｂ、並ひに上方絶縁層６４の形態の絶
縁材料により包囲された金属ケ−１・層５０；ｐ”型ａ
−Ｓｉオーム接触層からなるオーム接触層５２と金属層
５４とで構成された上方電極を存する。ＤＩＦＥＴ２８
５は史に少なくとも１つの開口（すき間）５１ｐをイ」
する。この開口は上方′電極と底部電極との間に延ひ、
ケート５０とクー１へ絶縁ＪΔ６２及び６４とを貫通す
る。開口５１ｐは実質的に真性のａ−３ｉ半導体材料４
８で満たされ、この材ｆ１は上方電極及び底部電極間の
電流路と構成する。本発明の池の垂直形具体例に関して
説明したよっに旧Ｆ　Ｅ　’Ｉ’　２８５の種々の層の
厚みは種々の動作電圧に適合するように変化させ得る。Figures 29-40 illustrate various horizontal embodiments of the DiFET of the present invention operating primarily in enhancement mode. Figure 43 shows enhancement mode 1 to mode DIF.
A vertical example of ET is shown. DLFE in Figure 43
T285 is the same as the transistor 80a in FIG. 198 (and can be configured using this buried step. DIFET285
is a substrate 42; a metal layer 44 and an n-type aSi ohmic contact layer 4;
6; bottom insulating layer 62, side insulating layer 1;
52a and 152b, as well as a metal case 1 layer 50 surrounded by an insulating material in the form of an upper insulating layer 64;
- an upper electrode consisting of an ohmic contact layer 52 consisting of a Si ohmic contact layer and a metal layer 54; DIFET28
5 has at least one opening (gap) 51p in the history.
do. The opening extends between the top electrode and the bottom electrode;
Insulation JΔ62 and 64 are passed through the gate 50 and the insulation JΔ62 and 64. The opening 51p is made of substantially intrinsic a-3i semiconductor material 4.
8, and this material f1 constitutes a current path between the top electrode and the bottom electrode. As discussed with respect to the vertical pond embodiment of the present invention, the thicknesses of the various layers of the former F E 'I' 285 may be varied to accommodate various operating voltages.

Ｄｌｌ辻’Ｉ’　２８５の種ノＺの層のノブみは例えば
下記のごとくｊ」択し得る。The knobs of the seed Z layer of the Dll Tsu'I' 285 can be selected, for example, as follows.

金属層４４及び４５．　　、　　、　　、　　、　　、
３００−１，５００人オーム接力虫層４６及び５２．　
　、　　、５００−１，５００人上方、側方及び「方絶
縁ＩＸイ ６２及び６４．　　、　　、　　、　　、　０．　　、
　　、３００−１，０００人金属ゲー１〜層５０．　、
　、　、　、　、４，０００−２０，０００人図示のこ
とき絶まイ；層１５２ａ及び１５２ｂ間の開口５１ｐの
Ｎ７．均すイスは約１／２ミクロンから数ミクロンであ
ってよい。Metal layers 44 and 45. , , , , ,
300-1,500 ohm contact layers 46 and 52.
, , 500-1,500 upper, lateral and lateral insulation IX I 62 and 64. , , , , 0. ,
, 300-1,000 people Metal game 1 to layer 50. ,
, , , , 4,000-20,000 people. The leveling chair may be about 1/2 micron to several microns.

ＤＩＦＥＴ２８５をｆｆ４成’ｔ　７）　タメニハ、先
ス１４４，４６，６２゜５０及び６４ト連続層として５
即ち間にすき間を設けずにデポジットする。次いで＠６
４の上にポ１−レジストをデボジッｌ−Ｌ、第４３図の
開口５ｔｐの底部に相当する大きさの開口か残るように
パターニング及びデベロップメン１〜処理を行い得る。DIFET 285 is made into ff4.
That is, the deposit is made without any gaps. Then @6
4, patterning and development may be performed such that an opening corresponding to the bottom of the opening 5tp in FIG. 43 remains.

その後第４３図に示すように開口５１１）を形成し且つ
層６４．５０及び６２を形つけるべく該構造体をプラズ
マエツチング処理にかけ得る。（開口５１ｐが■形状を
有するのは、比較的厚い層５０か開口形成のためにエツ
チングにより除去される時に通常上じるホトレジストマ
スクの過小エツチング゛に起因する。）次いで、ホトレ
ジスト 示のごとくテボシッ１〜する。この絶縁層デポジットス
テップによる過剰材料分か領域４６ｕに仔在する場合に
は、直接的反応性イオンエツチングによりこれを除去し
得る。この操作はクー１〜絶縁層１５２ａ及び１５２ｂ
を余り多く除去しないで領域４６ａ；／＋）ら過刺材料
分を除去せしめる。次いで真性層４８及びｐ゛オーム接
触層５２をデポジットする。その後所望であれは、得ら
れた横遺体をエツチング又はイオンミリンク処理にかけ
て層６４の上から真性材ｆ゛↓を除去すると共に、絶縁
層１５２ａ及び１５２ｂのデポジションの結果としてそ
こに存在し得る過剰絶縁４Ａ料を除去することによって
、このｊｆｉ造体を平らにする。最後に層５２及び金属
層Ｓ４をデポジットしｔ３）、その結果旧Ｆ　Ｅ　ｉ’
　２８５か完成する。The structure may then be subjected to a plasma etching process to form openings 511) and define layers 64, 50 and 62, as shown in FIG. (The reason that the opening 51p has a square shape is due to under-etching of the photoresist mask, which usually occurs when the relatively thick layer 50 is etched away to form the opening.) Then, the photoresist is etched as shown. 1 to do. Any excess material from this insulating layer deposition step present in region 46u may be removed by direct reactive ion etching. This operation is carried out from the insulation layer 152a and 152b.
The over-pierced material is removed from the area 46a;/+) without removing too much. Intrinsic layer 48 and pohmic contact layer 52 are then deposited. Thereafter, if desired, the resulting lateral body is subjected to an etching or ion milling process to remove the intrinsic material f'↓ from above layer 64 and which may be present therein as a result of the deposition of insulating layers 152a and 152b. Flatten this jfi structure by removing excess insulation 4A material. Finally layer 52 and metal layer S4 are deposited t3), so that the old F E i'
285 or completed.

Ｄ［ＦＥＴ２８５）７　／　−Ｆ　５４及ヒ力７−　Ｆ
　４４ノ間の順バイアス・をかけられたタイオードの電
流は印加ゲート電圧に応じて増加又は減少し得る。　Ｄ
ＩＦＥ’ｒ２８５をエンハンスメントモードで１ヤ動さ
せるためには、十分に正の電圧念ケート５０に印加する
間、カン−１〜４４を接地し且つアノード５４３数ボル
トでバイアスし得る。その結果実質的に垂直の伝導チャ
ネル２４２ａ及び２４２ｂが真性層４８中に形成される
。これらチャネルは実質的にｐ″電極５２とｎ゛電極４
６との間に延びる。伝導チャネル２４２ａ及び２４２ｂ
の外側境界線を夫々点線２４４ａ及び２４４ｂで簡単に
示した。オーム接触層４６及び５２はいずれも、そこか
ら外側に延びる蓄留領域内に夫々の導電タイプの荷電キ
ャリアを高密度で含む蓄積領域を有する。例えばｐ゛電
極層５２は点線５２ｂて示されているように少なくとも
約１．．０００Å真性層４８内へ外側に延ひる過剰止孔
を含む蓄積領域５２ａを有する。また、１１゛電極層４
６は点線４６ｂて示すように少なくとも１，０００人外
側に延ひる蓄積領域４６ａを有する。伝ｔＫ４チャネル
２４２ａ及び２４２ｂは蓄積領域４（ｉａ及び５２ａ内
に仲ニーし、このようにしてこれら伝導チャネル上と移
動する荷電キャリアが真性層４８内の比較的大きい抵抗
の領域にぶつかるの３阻止する。従って各伝導チャネル
の全体的４９電率は極めて高い。D[FET285) 7/-F 54 and force 7-F
The current in a forward biased diode between 4 and 44 can increase or decrease depending on the applied gate voltage. D
To run IFE'r 285 in enhancement mode, cans 1-44 can be grounded and anode 543 biased at several volts while a sufficiently positive voltage is applied to cathode 50. As a result, substantially vertical conduction channels 242a and 242b are formed in intrinsic layer 48. These channels are substantially connected to the p'' electrode 52 and the n'' electrode 4.
It extends between 6 and 6. Conduction channels 242a and 242b
The outer boundaries of are simply indicated by dotted lines 244a and 244b, respectively. Both ohmic contact layers 46 and 52 have storage regions extending outwardly therefrom that contain a high density of charge carriers of the respective conductivity type. For example, the p'electrode layer 52 may be at least about 1.0 mm thick, as shown by dotted line 52b. ．． 000 Å intrinsic layer 48 with an accumulation region 52a containing excess holes extending outwardly into the intrinsic layer 48. In addition, 11゛ electrode layer 4
6 has an accumulation area 46a extending outward by at least 1,000 people as shown by dotted line 46b. The conduction channels 242a and 242b intersect within the storage region 4 (ia and 52a), thus preventing charge carriers traveling on these conduction channels from hitting regions of relatively high resistance within the intrinsic layer 48. Therefore, the overall 49 electrical conductivity of each conducting channel is extremely high.

ＤＩＦＥＴ２８５はチャネル長さが短く且つエンハンス
メントモードで作動するため極めて高い電流密度と極め
て高いスイッチング速度とで作動し得る。Because DIFET 285 has a short channel length and operates in enhancement mode, it can operate at very high current densities and very high switching speeds.

本発明の開示、特に垂直形（縦型）トランジスタ横遣に
関する開示によって当業者は池のエンハンスメン１〜モ
ード垂直ＤＩＦＥＴｔｇ造を容易に設計し且つ構成し得
るであろうか、これらは総て本発明の範囲に３よれる。With the disclosure of the present invention, and in particular with respect to vertical transistors, those skilled in the art will be able to easily design and construct an enhanced 1-mode vertical DIFET structure, all of which are in accordance with the present invention. It depends on the range of 3.

ここでは本発明の１−ランジスタのアンビボーラ形具体
例が通常人々ｎ°及びｐ＋半導体材料からなる層４６及
び５２を有するものとして説明してきたが、当業者には
明らかなように、多くの具体例における層４６及び５２
はこれら具体例の基本的動作又は性能を変化さぜずに夫
々ｐ゛及びｐ゛半導体材料て形成することもできる。同
様にして、先にアンビボーラ形として説明したトランジ
スタ９５，１００゜１１０．１３０及び１４０のことき
種々の具体例は、オーム接触層４６及び５２を同一導電
タイプの材料で形成することによってユニポーラ形にも
構成し得る。これら１ヘランジスタのユニポーラ形具体
例でも〈例えは論理ゲートに使用されるもの）電流路電
極相互間に配置されるゲート電極を全体的に同様に組合
わせて（土用し得るか、電流路電極間のゲート電極の相
対位置、クー１〜′１Ｌ極間の距＾１並びにゲートと電
流路電極とに印加される電圧は、本発明のユニポーラ形
及びアンヒボーラ形！・ランジスタの動作特徴の相異を
補償すへくコム１整する必要かある。Although an ambipolar embodiment of the 1-transistor of the present invention has been described herein as having layers 46 and 52 of typically n° and p+ semiconductor materials, many embodiments will be apparent to those skilled in the art. layers 46 and 52 in
can also be formed from p' and p' semiconductor materials, respectively, without changing the fundamental operation or performance of these embodiments. Similarly, various embodiments of transistors 95, 100, 130, and 140, previously described as ambipolar, can be made unipolar by forming ohmic contact layers 46 and 52 of the same conductivity type. can also be configured. Even in these unipolar embodiments of single transistors (such as those used in logic gates), the gate electrodes placed between the current path electrodes may be combined in a similar manner throughout (as shown in FIG. The relative positions of the gate electrodes between them, the distance ^1 between the Ku1~'1L poles, and the voltages applied to the gates and the current path electrodes are determined by the differences in the operating characteristics of the unipolar type and anhibolar type transistors of the present invention. Is there a need to adjust the system to compensate for this?

他の変形も当業者には明らかであろつ。例えは本発明の
種々の■旧ｒ具体例の大部分では、イ色縁されないもの
として説明したゲート層と第１５図及び第１８図と同様
の方法で絶縁してもよい。Other variations will be apparent to those skilled in the art. For example, most of the various embodiments of the present invention may be insulated in a manner similar to that of FIGS. 15 and 18 with the gate layer described as being uncircumscribed.

以上本発明を、アモルフ７・スシリコン合公のごときア
モルファス材料からなる半導体領域又は層で形成した薄
膜ｉ〜ランシスタ装置に関して説明してきたか、アモル
ファスシリコン合金以外の半導体材料も使用し得る。本
発明か実質的微結晶質、実質的多結晶質又はその他の薄
膜状の任意の適切な半導体材料を使用して形成されるＴ
ＰＴに適していることは当業者には容易に理解されよう
。これらの半導体材料並びに絶縁層、金属ゲー１〜及び
電極層は非限定的−例として例えばクロー放−Ｌデボシ
リコン、１ヒ字蒸着、スパッタリング、蒸着、イオンプ
レーテインクその他の技術によってテボシットシ得る。Although the present invention has been described in terms of thin film devices formed from semiconductor regions or layers of amorphous materials such as amorphous silicon alloys, semiconductor materials other than amorphous silicon alloys may be used. T formed using any suitable semiconductor material of the present invention, substantially microcrystalline, substantially polycrystalline, or other thin film
Those skilled in the art will readily understand that it is suitable for PT. These semiconductor materials as well as the insulating layers, metallurgical layers, and electrode layers may be formed by various techniques such as, but not limited to, carbon oxide debosilicon, single-layer evaporation, sputtering, evaporation, ion-plating, and other techniques.

当業者にはまた、ここに開示した新規のトランジスタ消
逍及び動（’ｆｉＪｆｌ埋かエピタキシャル成長タイプ
、又はモノリシック結晶質基板から形成され、もしくは
この基板上に形成されるタイプの新規の結晶質トランジ
スタ装置の製造に使用し得ることら明らかであろう。本
発明の開示を利用ずれは、当業名は本発明の新規横道及
び動作原理を利用すへ＜　ｔＭ来の結晶ＦＩＥＴを容易
に改良し得よう。Ｓ、Ｍ。Those skilled in the art will also appreciate the novel crystalline transistor devices disclosed herein, either of the buried epitaxial growth type or of the type formed from or formed on a monolithic crystalline substrate. It will be clear that those skilled in the art, taking advantage of the disclosure of the present invention, will readily be able to improve upon previous crystalline FIETs by taking advantage of the novel aspects and operating principles of the present invention. Yo.S,M.

Ｓｚｅ、　ＰＩＩＹＳＩＣＳ　ＯＦ　ＳＥ旧Ｃ０ＮＤＵ
ＣＴＯＲ［］ＥＶＩＣＥＳ、（第２版、１９８１年）　
、４３１−４９６ページには前述のごとき改良か目］能
な従来の結晶ＭＯ５ＦＥＩ’が数例記載されている。こ
れらＭ　ＯＳ　Ｆ　Ｅ　Ｔのうちの幾つかは短いチャネ
ル長さを有する。　３１２−３５８ページには前述の改
良かり能な従来の結晶Ｊ　Ｆ　Ｅ　’ｒ及びＭＥＳＦＥ
Ｔが記載されている。Ｓｚｅの論文のここに引用した部
分は本明細古に委考として包含される。多くの場合、従
来のＦＥＩ’をここに開示した通常タイプのアンヒボー
ラ形ＦＥＴに′Ａ：換するのにｒｇ−要な唯一の格遣改
良は従来のＦ　Ｅ　’ｌの電流搬送電極の１つを逆の導
電タイプの′＃′、導体材料に変えることにある。Sze, PIIYSICS OF SE former C0NDU
CTOR[]EVICES, (2nd edition, 1981)
, pages 431-496 describe several examples of conventional crystalline MO5FEI' capable of the aforementioned improvements. Some of these MOS FETs have short channel lengths. Pages 312-358 contain the above-mentioned improved conventional crystal JFE'r and MESFE crystals.
T is written. The portions of Sze's article cited herein are incorporated herein by reference. In many cases, the only layout modification required to convert a conventional FEI' to the conventional type of Anhibola FET disclosed herein is one of the current carrying electrodes of the conventional FEI'. The purpose is to change the material to a conductor material of the opposite conductivity type.

第４１八図から第４２Ｂ図は結晶ＦＥＴ装置に対する本
発明の適用性を示している。第４１Δ図は（ｆ：Ｈ，の
適切な単一結晶基板２８２の」二に形成した本発明の絶
縁ゲート電界効果１〜ランジスタを示している。第４１
Δ図の基板２８２の結晶は適度な純度の又は実質的に真
性のく即ちドープしてない）半導体材ｉ■例えばシリコ
ンからエピタキシャル成長させるのか好ましい。別の方
法として基板２８２は、′、Ｌ極と基板との間の漏洩電
流を最小限に抑えるための当業名に公知の適切な注意又
はステップをとりさえずれは、ドープした結晶質材料で
形成することもできる。基板２８２は薄い（例えば１，
０００から２，０００人）絶縁膜２８４、例えば二酸化
ケイ素又は窒化ケイ素の膜で被覆され、この膜は夫々ド
レイン電極２９０とｐ“拡散領域２９２とのオーム接触
、及びソース電極２９４とｎ゛領域２９６とのオーム接
触を可能にする開口２８６及び２８８を有する。絶縁Ｎ
２８４はゲート電極２９８をＩ）　）領域２９２と、ｎ
゛拡散領域２９６と、ｐ″領域びｎ″頭域相互間に位置
する実質的真性半導体材十ｌの伝導領域３００とから電
気的に隔離する。領域３００は好ましくは拡散領域２９
２及び２９６間の１・−プしてない基板２８２部分で簡
単に構成する。■）゛領域２９２及びトレイン電極２９
０は夫々第２９八図のトランジスタ１５０のｐ’Ｊ１５
２及び金属層５４に対応する。１−ランジスタ２８０の
ｎ＋拡散頭域２９６及びソース電極２９４は夫々トラン
ジスタ１５０のｎ＋ｊΔ４６及び金属ソース電極４４に
対応する。トランジスタ２８０の伝導チャイ・ル又は領
域３００は伝導チャネルが内部に存在するという点でト
ランジスタ１５０のアモルファス半導体／ｇ４８に相当
する機能を果たす。Figures 418-42B illustrate the applicability of the present invention to crystal FET devices. FIG. 41A shows an insulated gate field effect transistor of the present invention formed on a suitable single crystal substrate 282 of (f:H).
The crystals of substrate 282 in the Δ diagram are preferably epitaxially grown from a moderately pure or substantially intrinsic (ie, undoped) semiconductor material, such as silicon. Alternatively, the substrate 282 may be a doped crystalline material, provided that appropriate precautions or steps known in the art are taken to minimize leakage current between the L pole and the substrate. It can also be formed. The substrate 282 is thin (for example, 1,
000 to 2,000) is coated with an insulating film 284, such as a film of silicon dioxide or silicon nitride, which provides ohmic contact between the drain electrode 290 and the p" diffusion region 292, and the source electrode 294 and the n" region 296, respectively. with openings 286 and 288 to allow ohmic contact with the insulation N
284 refers to the gate electrode 298 (I)) region 292 and n
The diffusion region 296 is electrically isolated from the conductive region 300 of substantially intrinsic semiconductor material located between the p'' region and the n'' region. Region 300 is preferably diffusion region 29
It is simply constructed with the part of the board 282 which is not 1-- between 2 and 296. ■) Area 292 and train electrode 29
0 is p'J15 of transistor 150 in FIG. 298, respectively.
2 and metal layer 54. 1- transistor 280's n+ diffusion head 296 and source electrode 294 correspond to transistor 150's n+jΔ 46 and metal source electrode 44, respectively. The conduction channel or region 300 of transistor 280 functions comparable to the amorphous semiconductor/g48 of transistor 150 in that a conduction channel exists within it.

第４１１１図のアンヒ；七−ラトランジスタ３０５は第
４１八図のトランジスタ２８０と同様に形成されるが、
この場合は伝導チャネル内の電子の伝導性を向上させる
べく伝導領域３０６にドナー又はｎを不純物３ドープす
る。実際には、このドーピングの量はｎｏ又はｐ°領領
域りがなり小さくする一ｇ・要がある。最適ドーピング
レベルは装置の幾何学的条件と所望の閾Ｉ！［電圧とに
応じて変化し得る。チャネル領域３０６は当業者により
時として１１−型又はＩｌｌくν）型半導体と称される
軽＜１へ−ブした工１を半導体で形成するのか好ましい
。チャネル３０６はこのようなドナー材料で形成される
ため、トランジスタ３０５はアンヒ゛ポーラ１１−チヤ
オ、ルＭＯ５ＦＥ１として最良の機能を示す、換言すれ
ば、トランジスタ２０５の動作中に過剰電子をチャネル
３０６内に引き込むべくゲート電極１９８に正のバイア
スとかけると最良の電流の流れが得らｉする。4111; Seven-La transistor 305 is formed similarly to transistor 280 in FIG. 418;
In this case, the conduction region 306 is doped with donor or n impurity 3 to improve the electron conductivity within the conduction channel. In practice, the amount of this doping needs to be less than 1 g for the no or p° region. The optimum doping level depends on the device geometry and the desired threshold I! [It may vary depending on the voltage.] Channel region 306 is preferably formed of a light-weight semiconductor, sometimes referred to by those skilled in the art as an 11-type or 11-type semiconductor. Since the channel 306 is formed of such a donor material, the transistor 305 exhibits the best function as an ampolar MO5FE1, in other words, it is necessary to draw excess electrons into the channel 306 during operation of the transistor 205. Applying a positive bias to gate electrode 198 provides the best current flow.

第４１Ｃ図は本発明の別の結晶質装置の具体例を示して
いる。この具１４り例は第４１八図のトランジスタ２８
０とほぼ同じであるか、伝導領域３１は、伝導ヂャネル
内の正孔の伝導性を向上させるべくアクセプタ即ちｐ型
不純物がドープされている点が異なる。チャイ・小領域
３１２は好ましくはアクセプタである。即ら時としてｐ
　”型又はｐｉ（π）型半導体と称される軽く１・−プ
したｌ）型半導体材料で形成ｒるのか好ましい。アンヒ
ボーラ１〜ランシスタ３１０の最適多数Ａ’−Ａ・リア
は’、ｔｘ　’ｌ′−ではなく止孔である。FIG. 41C shows another embodiment of the crystalline device of the present invention. An example of this is the transistor 28 in FIG.
0, except that the conduction region 31 is doped with an acceptor or p-type impurity to improve the conductivity of holes in the conduction channel. Chai subregion 312 is preferably an acceptor. That is, sometimes p
It is preferable to form a lightly 1-type l)-type semiconductor material called a ``type or pi (π) type semiconductor.The optimal number A'-A-rear of Anhibora 1 to Lancista 310 is ', tx'. It is not l'- but a stop hole.

正孔はゲート１９８に負のバイアスをかけることにより
チャネルを構成ずへくゲート方向に引き寄せられる。By applying a negative bias to gate 198, holes are drawn toward the gate without forming a channel.

作動中、トランジスタ２８０，３０５及び３１０の各々
にはフ′ンビボーラ電ン丸が流れる。それにも拘わらず
、各伝導チャネル内に両タイプの荷電キャリアが存在す
るため、同様のサイズ及び構造の従来型結晶ユニポーラ
絶縁ゲー１〜トランジスタの場合に比べて電流密度とチ
ャネルの深さとが増大する。During operation, each of transistors 280, 305, and 310 conducts a Humbibora current. Nevertheless, the presence of both types of charge carriers within each conduction channel increases current density and channel depth compared to conventional crystalline unipolar insulated gate transistors of similar size and structure. .

ＵＣ来のｐ−チャイ、ルエンハン、スメン・）・モート
ＭＯＳＦＥＴではチャネル領域は通常ドープした［ｌ型
材料で形成され、トレイン及びソース拡散領域はｐ゛型
材料で形成される。同様にして、従来０）　ｎ　−チャ
イ・ルエンハンスメントモー１−ＭＯＳＦＥＴではチャ
ネル領域か通常軽くドープした１〕型材料て形成され、
ソース及びｌ・レイン拡散領域が通常ｎ　’型材料で形
成される。このようなＭＯＳＦＥＴかオフ状態にあると
極めて高いチャイ、ル抵抗が生じる。これはチャネル領
域と拡散領域との間の接合の１つに逆バイアスがかけら
れるからである。ＤＩＦＥＴ２８０の伝導領域３００は
真性結晶質材料で形成されるため、ケーｈ２９８及びチ
ャネル長さか短すぎなければ適度に高い抵抗が得られる
。これに対し、第４１１１図及び第４１Ｃ図の結晶ＤＩ
ｌ’ＥＴには多数キャリアの極性と同じタイプの不純物
をドープする。この点から見れば、これらＤＩＦＥＴは
デプレッションモードＭＯＳＦＥＴに類似している。こ
れらＭＯＳＦＥＴは通常ソース及びドレイン拡散領域に
使用される不純物と同じタイプの不純物かソース及びト
レイン間に拡散しているチャイ・ルを有する。従って２
つの電流搬送電極の間の電流遮断を補助する逆バイアス
接合は存在しない。ｌ・−ビンダレベルが高く且つチャ
ネル長さか比較的短いと、これらのトランジスタは適度
に低いオフ電流分有し得ない、しかしなから同しチャイ
・ル長さとｎｕ（ν）型又はｐｉ（π）型チャネル領域
とを有するトランジスタのオフ電流は（印加ゲート’４
ｊｉ圧か存在しなければ）より軽いドーピンクに起因し
て抵抗か増加するために、十分に低いオフ電流を有する
。Ｉ・ランジスタ２０５のＩｌｕ型チャネル又はＩ・ラ
ンジスタ２１０のｐｉ型チャネルのドーピング量を限定
すれば、適度に長いチャネルを与えた場合に印加ゲート
電圧の不在下でこれらトランジスタに適度のオフ電流が
得られる。しかしなから、これらトランジスタのチャネ
ルはゲーＩ・にバイアスをかけることによってターンオ
フするのか好ましい。このようにすると多数キャリアを
チャネル領域から追い出す電界が生じ、その結果このよ
うにしないとチＡ・ネルに４Ｌ或内にトリフ１〜電流と
して存在する多数キャリアの数か実質的に減少する。前
述のごとく多数キャリアの数か減少すると補償キャリア
の数も減少する。たたしバイアス電圧は、主に逆の極性
のキャリアからなる伝導チャネルを形成する程大きくし
てはならない。In conventional p-chai, Luenhan, and Sumeng MOSFETs, the channel region is usually formed of doped l-type material, and the train and source diffusion regions are formed of p-type material. Similarly, in conventional 0) n-chayal enhancement mode 1-MOSFETs, the channel region is usually formed of lightly doped 1] type material;
The source and l/rain diffusion regions are typically formed of n' type material. When such a MOSFET is in the off state, extremely high cell resistance occurs. This is because one of the junctions between the channel region and the diffusion region is reverse biased. Since the conduction region 300 of DIFET 280 is formed of an intrinsic crystalline material, a reasonably high resistance can be obtained if the channel length and channel length are not too short. On the other hand, the crystal DI in FIGS. 4111 and 41C
l'ET is doped with an impurity of the same type as the polarity of the majority carrier. From this point of view, these DIFETs are similar to depletion mode MOSFETs. These MOSFETs typically have the same type of impurity as used in the source and drain diffusion regions or a chile diffused between the source and drain regions. Therefore 2
There is no reverse bias junction to assist in current interruption between the two current carrying electrodes. If the l-binder level is high and the channel length is relatively short, these transistors cannot have a reasonably low off-current, but with the same channel length and nu(ν) type or pi(π) type. The off-state current of a transistor with type channel region is (applied gate '4
It has a low enough off-current to increase resistance due to the lighter doping (in the absence of ji pressure). By limiting the amount of doping of the Ilu type channel of the I-transistor 205 or the pi-type channel of the I-transistor 210, a moderate off-state current can be obtained for these transistors in the absence of an applied gate voltage when a suitably long channel is provided. It will be done. However, it is preferable to turn off the channels of these transistors by biasing them to the gate I. This creates an electric field that drives the majority carriers out of the channel region, thereby substantially reducing the number of majority carriers that would otherwise exist as trifs in the channel. As mentioned above, when the number of majority carriers decreases, the number of compensation carriers also decreases. The bias voltage must not be so large as to form a conduction channel consisting primarily of carriers of opposite polarity.

第４１Δ図から第４１Ｃ図のｌ・ランジスタは結晶分野
で良く知られている製法分使用して形成しくＨ′ｒる。The l transistors shown in FIGS. 41Δ to 41C are formed using manufacturing methods well known in the crystal field.

１〜ランジスタ２８０の形成に適した方法の１つは簡単
に説明すると、（１）先ず結晶質ウェーハ上に真性基板
（例えば５から２５ミクロンの厚み）を成長させ、（２
）前記ウェーハの上全体に薄い絶縁材料層を成長させ、
（３）ホトリトグラフエツチング処理により開口２８６
部分で前記絶縁層を除去し、且つ前記絶縁層を分離拡散
処理にかけてｐ型不純物かこの開口を介してｉ型エピタ
キシャル層中に侵入するよっにし、ぞれによって■〕”
領域２９２を形成し、（４）絶縁層の残部を除去した後
新しい絶縁層を形成し、ホ１〜・す１〜グラフによって
開口２８８念設は且つこの開口を介してｎ型不純物を真
性層２８２内に拡散させ、それによってｎ°領Ｊ或２９
６を形成し、（５）絶縁層残部を除去し、新しい絶縁層
を形成し、開口２８６及び２８８に対応するＩ　Ｍｕの
窓企ポ１へり１〜グラフによって設け、この窓を・介し
てドープした領域と金属電極との間にオーム接触が生起
するようにし、（６）ウェーハ全体に薄いアルミニウム
コーティングと真空デボジッ１−　Ｌ、その［糸ホトレ
ジスト技術を用いて不要アルミニウム部分を総て除去す
ることにより１〜レイン電極２９０、ソース′心極２９
４及びゲート電極２９８の形状の所望のアルミニウムパ
ターンを残すことからなる。Briefly, one suitable method for forming transistor 280 is to (1) first grow an intrinsic substrate (e.g., 5 to 25 microns thick) on a crystalline wafer;
) growing a thin layer of insulating material over the wafer;
(3) Opening 286 by photolithography etching process
The insulating layer is removed in some areas, and the insulating layer is subjected to isolation diffusion treatment so that the p-type impurity penetrates into the i-type epitaxial layer through this opening, respectively.
(4) After removing the remainder of the insulating layer, a new insulating layer is formed, and an opening 288 is created and an n-type impurity is introduced into the intrinsic layer through this opening. 282, thereby spreading it to n° territory J or 29
(5) removing the remainder of the insulating layer and forming a new insulating layer, providing windows in the I Mu corresponding to openings 286 and 288 and doping through the windows; (6) vacuum deposit a thin aluminum coating over the entire wafer and remove all unnecessary aluminum parts using thread photoresist technique; 1~rain electrode 290, source' center pole 29
4 and leave the desired aluminum pattern in the shape of the gate electrode 298.

第４１Ｂ図のトランジスタ３０５を形成するためには、
基本的に前述の方法と同じ手順を使用し得るが、下記の
点は変えて揉（１：　Ｌ　ｊ′：る。即ち、ステツブ（
３）の前に絶縁材ｆ、゛）をマスクし且、つエツチング
処理して、オーム接触層２９６及び２９８とｎ型又はｎ
ｕ型チャネル領域３０６か位置することになる部分の上
に開口を形成してよい。次いで別の長いｆｌｕ型チャネ
ル領域を形成すべく、前記開口を介して基板２８２にｒ
ｌ型不純物を軽くドープし得る。後は前述のステツブ（
３）から前記操１ｔと続ければよい。To form transistor 305 of FIG. 41B,
Basically, the same procedure as described above can be used, but with the following changes:
3) Mask and etch the insulating material f, ゛) to form the ohmic contact layers 296 and 298 and the n-type or n-type
An opening may be formed over the portion where the u-type channel region 306 will be located. The substrate 282 is then exposed through the opening to form another long flu-type channel region.
Can be lightly doped with l-type impurities. After that, follow the steps mentioned above (
It is sufficient to continue from 3) to the above operation 1t.

当業者には明らかなように、この後で形成される大量に
ドー７°した拡散領域２９２及び２９６は領域２９２及
び２９６内のｎ型又はｎｕ型デボジッＩ一層の効果を完
全に支配又は防止し、それによってチャネル：３０６を
第４２１３（Ａに簡単に示した所望の長さまで回ＩＭす
る。As will be apparent to those skilled in the art, the subsequently formed heavily doped diffusion regions 292 and 296 completely dominate or prevent the effects of any n-type or nu-type deposits within regions 292 and 296. , thereby IMing channel 306 times to the desired length, shown briefly in 4213 (A).

当業者には明らかなように、第４１Ｃ図のトランジスタ
３１０はトランジスタ３０５と同様の方法で形成し得る
。勿論、より先端を行く集積回路製造技術を第４１八図
から第４１Ｃ図のモノリシック１〜ランシスタ装置の形
成に使用することもできる。As will be apparent to those skilled in the art, transistor 310 of FIG. 41C may be formed in a similar manner as transistor 305. Of course, more advanced integrated circuit manufacturing techniques may be used to form the monolithic 1-runsistor device of FIGS. 418-41C.

多くの従来型ＦＥＴ栴遺体（アモルファス、多結晶質、
結晶質等に拘わらす）が前述のごとく本発明のアンビボ
ーラＦＥＴ又はＤＩＦＥＴとして作動するように簡単に
改良され得る。その−例を第４２図に示した６第４２八
図は第４２Ｂ図に示されているごとき相ｈ１１形ＭＯＳ
インバータ３２０として構成された本発明の２つの結晶
１〜ランシスタ即ちＤＩＦＥＴを断面図で示している。Many conventional FET bodies (amorphous, polycrystalline,
(crystalline, etc.) can be easily modified to operate as the ambibolar FET or DIFET of the present invention as described above. An example of this is shown in Fig. 42.6 Fig. 428 shows a phase h11 type MOS as shown in Fig. 42B.
2 shows in cross-section two crystallographic transistors or DIFETs of the present invention configured as an inverter 320. FIG.

第４２Ｂ図は２つの改良ＭＯＳＦＥＴ回路記号を特徴と
し、各記号では本発明の新規タイプのＦＥ゛１即ちＤＩ
ＦＥＴにお（プるアンピボーラ電流の流れを示すのに通
常１つしか用いられない矢印に代えて２つの矢印を使用
している。各記号の完全矢印はＩ）を半導体材料及び１
１型半導体材料の間のタイオード半導体接合を表わし、
半矢印はｎｏ及び■ビ半導棒材料間又はｐ゛及びｐ−半
導体材料間のオーム性半導体接合を表わす。ＣＭＯＳ１
置は、同一チップ上に相補形ｐチャネル及びｎチャネル
エンハンスメン＋−ＭＯＳ　＋−ランシスタを使用ずれ
は、ワット損を極めて小さいレヘルまで減少させること
がよく知られている。第４２Δ図のトランジスタＱ１は
ｐチャオ・ル装置て゛あり、トランジスタＱ２はｎチャ
ネル装置である。インバータ３２０ではカソードに１及
びアノードΔ２か互いに結はれ、ゲートＧ１及びＧ２か
相互に接続される。２つのトランジスク貼及びＧ２は、
論ｆ！！１又は論理０か７１１１み会わせケ−１・端子
（コにｆｆ在する時に、いずれか一方のみか一腹にター
ンオンされるように直列接続される。いずれの論理状態
でも一方の１〜ランジスタはオフ状態におかれるため、
このインハーク３２０の休止ワンド損はオフ漏洩電流と
カソード電極に２に印加される給電電圧（−ＶＤＤ）と
の積になる。当業者には明らかなように、より複雑なデ
ジタル回路例えばＮ０１（ゲート、ＮＡＮＤゲート及び
フリップフロップは第４２１３図の簡単な構造のインバ
ータ回路を第１１み合わぜることによって形成し得る。FIG. 42B features two improved MOSFET circuit symbols, each symbol representing the new type of FE'1 or DI of the present invention.
Two arrows are used instead of the normally used single arrow to indicate the flow of amphibolic current into the FET.
represents a diode semiconductor junction between type 1 semiconductor materials;
The half-arrows represent ohmic semiconductor junctions between no and bi semiconductor materials or between p and p- semiconductor materials. CMOS1
It is well known that the use of complementary p-channel and n-channel enhancement transistors on the same chip reduces power dissipation to extremely low levels. Transistor Q1 of FIG. 42A is a p-channel device and transistor Q2 is an n-channel device. In the inverter 320, the cathode 1 and the anode Δ2 are connected to each other, and the gates G1 and G2 are connected to each other. The two transistors pasted and G2 are
Theory f! ! 1 or logic 0 or 7111 connecting cable 1 terminal (when ff is present in the terminal), it is connected in series so that only one of them is turned on at the same time. is turned off, so
The rest wand loss of this in-hake 320 is the product of the off-leakage current and the power supply voltage (-VDD) applied to the cathode electrode 2. As will be apparent to those skilled in the art, more complex digital circuits such as N01 gates, NAND gates, and flip-flops can be formed by combining the simply constructed inverter circuits of FIG.

当業者には明らかなように、本発明は本明細書で特定的
に開示した方法以外の方法でも実施し得る。例えば、当
業者は本発明の種々の具体例から選択した特徴を論理的
且つ直接的に組み合わせることによって５亡７埋ケー１
〜を含む更に別のｔｌｆＦＥＴ及ｐ；’　Ｖ　Ｍ　Ｉ　
Ｔを容易に設計し且つわＩ４成することか出来よう。ｂ
′Ｃって本発明は特許請求の範囲を逸脱せずに、＋ｉｉ
＋述の特定実施例以外の方法でも実施し得ると理解され
たい。Those skilled in the art will recognize that the invention may be practiced otherwise than as specifically disclosed herein. For example, one of ordinary skill in the art can logically and directly combine selected features from various embodiments of the invention to solve the following problems:
Yet another tlfFET and p;' V M I
It would be possible to easily design T and construct I4. b
'C means that the present invention includes +ii without departing from the scope of the claims.
It is to be understood that the invention may be practiced in ways other than the specific embodiments described.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はケート層を１つ有する本発明のトランジスタの
第１垂直（縦）形具体例の簡略部分断面図、第２図は第
１図のトランジスタ用のゲー１−　／ｉ！の一具体例を
示す簡略平面図、第３図は第１図のトランジスタのゲー
ト層の製法の一具体例を示す第１図の１〜ランシスクの
簡略部分断面図、第４八図はトランジスタ１のユニポー
ラ形具体例を示す簡略部分断面図、第４Ｂ図は前記チー
１一層によって生じる電界を該ゲート層の開口に冶う水
モ位置の関数として示すり′ラフ、第５図から第９図は
第４八図のトランジスタのケート層を該ケー１〜の開口
に重なる第４Ｂ図と類似の電界強さのグラフと共に示す
簡略部分断面図であっ“ζ、第５図は１１１ｆ記ゲート
に印加される電圧か存在しない時の面記電界強さを示し
、第６図はｎＵ記ケ−１・に小さい電圧企印加した時に
生じる電界の強さ含示し、第７図は前記ケ−１・により
大きい電圧を印加した時に生じる゛、ＬＶＬの強さを示
し、第８図は前記開口が十分小さく形成されていれば前
記印加電圧が存在しなくても電界か前記開口全体にわた
って延在すること３示し、第９図は第８図の電界か１可
記ケ−１・への電圧印加によって減少し得ることを示し
、第１０Δ図は互いに異なる半導体材料で形成された上
方及び下方オーム）くを有し、従ってアンビボーラ電流
の流通を可能にする本発明の別の具体例の簡略部分断面
図、第１０Ｂ図はユニポーラ導電とアンビボーラ導電と
を比較する２つの電流電圧曲線のグラフ、第１１Δ図は
電圧か真性層中で上方及び下方電極の間で自然に降下す
る様子を示す第１０八図の具体例でゲートか中間位置に
ある場きり簡略説明図、第１１８図は第１１Δ図の′ｔ
Ａ置のチャネル電流対ゲート電圧の曲線を示すグラフ、
第１２Δ図はゲートか実質的に１・”方電極より上方電
極に近付いている場合の本発明の第１０図の具体例を示
す簡略部分断面図、第１２Ｂ図は第１２Ａ図の装置のチ
ャネル電流対ゲート電圧の曲線３示すグラフ、第１３Δ
図はゲー１〜か上方電極より［一方電極の方に大幅に近
ｒ＝ｔいている場きめ本発明のトランジスタの第１０図
の具体例を示す簡略部分断面図、第１３１３１Ａは第１
３Ａ図の１〜ランジスタのチャネル電流対ゲート電圧の
曲線を示すグラフ、第１４八図はケー■・の開口が互い
に接近している場合の第１０図のアンビボーラ装置の簡
略部分断面図、第１４Ｂ図は第１４Δ図の装置の電流−
ゲート電圧曲線を示すグラフ、第１５図はゲート層の上
下に絶縁材！：１層をＪｉする第１１Ｊの装置の変形例
３示す説明図、第１６図は部分的に構成されてエツチン
グステップにかけ’４する状態にある第１Ｓ図のトラン
ジスタの説明図、第１７図は幾つかの層をエツチング処
理した後の第１６図のトランジスタの部分的構造を示す
説明図、第１８図はケート層をぞの開口の近代で完全に
色囲する絶縁層と存する第１図の装置の変形例の説明図
、第１９Ａ図は動作速度の大きい本発明のトランジスタ
の別の具体例を示す説明図、第１９［１図は第１９Δ図
の具体例の変形例を示す説明図、第２０図はエツチング
前の部分的に構成された第１９図のトランジスタの簡略
断面図、第２１図はエツチング後の第２０図の構造を示
す説明図、第２２図はゲーＩ一層を２つ有する本発明の
１〜ランジスタの別の具体例を示す簡略部分断面図、第
２３図は第２２図の装置の形成法を示す簡略説明図、第
２４Δ図は互い違いに配列されたゲートＪ−を有する本
発明のトランジスタの別の具体例を示す簡略部分断面図
、第２４８図は線２４１Ｊ−２４１１による第２４八図
のゲートＪ１ηの部分断面図、第２５Ａ図はＯＲゲート
を構成すべく外部回路に収りｆＪけた本発明の一具体例
を示す簡略部分断面図、第２５１３図は第２５八図の論
理ゲートの真理値表の説明図、第２５Ｃ図は線２５Ｃ−
２５Ｃによる第２５Δ図の装置のチー１〜層の部分断面
図、第２６八図はΔＮｌ）ゲーｊ・を構成ずへく外部回
路に取り付けた本発明の５具（本例を示す簡略部分断面
図、第２６ｅ）＄＋ｉは第２６Δ図の論理ゲートの真理
値表の説明図、第２６Ｃ図は線２６Ｃ−２６Ｃによる第
２６八図の装置のゲート）ｔＪの部分断面図、第２７Δ
図は電気的に独立した複数のチー１〜層を有し、ＮΔＮ
ＤゲーＩ・を構成すべく外部回路に接続された本発明の
一具体例を示す簡略部分断面図、第２７Ｂ図は第２７八
図の論理ゲートの真理値表の説明図、第２８Δ図は絶縁
層によって部分的に被覆されたゲー）・ノーを有し、Ｎ
ＯＲゲートを構成すべく外部回路に接続された本発明の
一具体例と示す簡略部分断面図、第２８Ｂ図はこの論理
ゲートの真理値表の説明図、第２８Ｃ図は前記ゲート層
の別の具体四分示す説明図、第２９Ａ図はアモルファス
形具体例の水平Ｄ　Ｉ　Ｆ　Ｅ　Ｔ’として構成した本
発明の１−ランシスタの別の具体例の説明図、第２９８
図はターンオフ時間を向上さぜるべくチＡ・イ・ル層の
下に別の半導体材料層を有する別の旧ＦＥＴ具体例の説
明図、第３０Ａ図はチャネル遮断をより完全にすべく第
２のゲートを有する以外は第２９八図の具体例に類似し
ている本発明の水平ＤＩＦＥＴの別の具体例の説明図、
第３０Ｅｔ図は別の第２ヶ−１・ＦＩ′４３青を有する
第３０八図の変形例の説明図、第３１図は基板に隣接し
たクー１一層を有する本発明の水平アンピボーラ具体例
の簡略部分断面図、第３２図は第３３図及び第３４図に
示す装置曲線を得るのに使用される本発明のトランジス
タ構造の４端子形具体例の説明図、第３３図はアノード
電極か開路状態にある時の第３６図（乃至第３２図）の
ｎ−１−ｎｌ−ランジスタ構造の共通ノースートレイン
特性を示すグラフ、第：３４図はドレイン電極か開路状
態にある時の第３６Ｖ（乃至第３２図）のｎ−１−ｐｌ
・ランジスタ構造の共通カソード−アノード特性を示す
グラフ、第３５八図及び第３５［１図は第３２図と類似
の本発明の更に別の具体例を２つ示す説明図であって、
第３５八図では第３２図に比へて電流搬送電極の導電タ
イプが反転し且つ電極スペースか異なっており、第３５
８図ではカソード及びトレイン電極の位置か第３２図及
び第３５八し１の場合と逆になっており、第３６図はキ
ャリ、＞’　ｌｌ１ｋ７によって’Ｌ　ＭＣを最大にす
るような横道の１つを示すための、／１端子を存する本
発明のトランジスタの別のア〉′ピボーラ具体例の説明
図、第３７図は別の電流平衡法を示すための本発明の４
端子アンビボーラトランジスタ装置の別の具体例の説明
図、第３８図は電流平衡及びエレク１−ロルミネセンス
を特徴とする４端子トランジスタ装而の別の具体例の説
明図、第３９図は可変周波数光出力を発生させるための
伝導領域における。複数の階段状接合３有する本発明の
エレク１〜ロルミイ・センスアンビボーラトランジスタ
の説明図、第４０Δ図はコヒーシン１〜光を発光するた
めの同調された光空洞を有する本発明の発光アンビボー
ラＩ・ランシスタの斜視図、第４０８図は種／ｉの層の
厚みを波長て示す線４０Ｂ−４０Ｂによる第４０八図の
装置の部分断面図、第４１Δ図は真性半導体材１’ｌか
らなる伝導チャネル領域を有する本発明のアンピボーラ
トランシスタの結晶形具体例を示す簡略説明図、第４１
１１図は１１１する別の結晶形具体例の説明図、第４２
Ａ図はインバータを構成すべく互いに接続された本発明
の２つのアンビボーラトランジスタをＣＭＯＳとして使
用する場合の簡略説明図、第４２Ｉ３図は第４２ＡＩＡ
の２つの１〜ランジスタ回路の回路記号を示す説明図、
第４３図はアモルファス具体例として示される本発明の
垂直形ＤＩＦＥＴＬｙ）簡略部分断面図である。 ４２．２８２・・・・・・基板、４４．５４・・・・・
・金属層、４８・・・・・・真性層、４６．５２・・・
・・オーム接触層、５０・・・・・ゲート層、５１．２
８６，２８８・・・・・・開口、６２，６４，１５２，
２８４・・・・・・絶縁層、２４２．３００，３０６・
・・・・１云導チャネル、２９０・・・・・・トレイン
′屯極、２９４・・・・・ソース電極。 代理人弁理士　中　　村　　　　至 ＦＩＧ、　２３ ＦＩＧ、　　２５Ａ １ｒ・ 一二丁 ＦＩＧ、　　２５Ｃ ＦＩＧ、　２６Ａ ＦＩＧ、　２６Ｃ ＦＩＧ、２６ＢFIG. 1 is a simplified partial cross-sectional view of a first vertical embodiment of a transistor of the invention having one gate layer; FIG. 3 is a simplified partial cross-sectional view of 1 to Rancisk in FIG. 1 showing a specific example of the method for manufacturing the gate layer of the transistor shown in FIG. 1; FIG. FIG. 4B is a simplified partial cross-sectional view showing a unipolar embodiment of the gate layer, and FIGS. 48 is a simplified partial sectional view showing the gate layer of the transistor of FIG. 48 along with a graph of electric field strength similar to that of FIG. Figure 6 shows the strength of the electric field generated when a small voltage is applied to Case 1, and Figure 7 shows the strength of the electric field when a small voltage is applied to Case 1. Figure 8 shows the strength of LVL that occurs when a larger voltage is applied, and Figure 8 shows that if the aperture is formed small enough, the electric field will extend over the entire aperture even in the absence of the applied voltage. 3, FIG. 9 shows that the electric field in FIG. 8 can be reduced by applying a voltage to the case 1, and FIG. FIG. 10B is a simplified partial cross-sectional view of another embodiment of the present invention having an ambipolar current and thus allows the passage of ambibolar current; FIG. 108 is a concrete example of the voltage naturally falling between the upper and lower electrodes in the intrinsic layer, and is a simplified explanatory diagram of the case where the gate is at an intermediate position. t
a graph showing a curve of channel current versus gate voltage for position A;
FIG. 12Δ is a simplified partial cross-sectional view of the embodiment of FIG. 10 of the present invention where the gate is substantially closer to the upper electrode than the upper electrode; FIG. 12B is the channel of the device of FIG. 12A. Graph showing current vs. gate voltage curve 3, 13th Δ
13131A is a simplified partial cross-sectional view showing a specific example of the transistor of the present invention shown in FIG. 10.
Figure 3A is a graph showing the channel current vs. gate voltage curve of transistors 1 to 148; Figure 148 is a simplified partial cross-sectional view of the ambibolar device of Figure 10 when the openings of the case are close to each other; Figure 14B The figure shows the current of the device in Figure 14Δ.
The graph showing the gate voltage curve, Figure 15, shows the insulation material above and below the gate layer! 16 is an explanatory diagram of the transistor of FIG. 1S partially constructed and ready to be subjected to the etching step; FIG. An explanatory diagram showing the partial structure of the transistor of FIG. 16 after etching some of the layers, and FIG. 18 a diagram showing the partial structure of the transistor of FIG. FIG. 19A is an explanatory diagram showing another specific example of the transistor of the present invention with high operating speed; FIG. 19 [FIG. 1 is an explanatory diagram showing a modification of the specific example in FIG. 19Δ; 20 is a simplified cross-sectional view of the partially constructed transistor of FIG. 19 before etching, FIG. 21 is an explanatory diagram showing the structure of FIG. 20 after etching, and FIG. FIG. 23 is a simplified explanatory diagram showing a method of forming the device of FIG. 22, and FIG. FIG. 248 is a partial cross-sectional view of the gate J1η of FIG. 248 along the line 241J-2411, and FIG. 25A is a simplified partial cross-sectional view showing another embodiment of the transistor of the present invention having FIG. 2513 is an explanatory diagram of the truth table of the logic gate shown in FIG. 258, and FIG.
25C is a partial cross-sectional view of layers 1 to 1 of the device of FIG. 25A, and FIG. Figure 26e) $+i is an explanatory diagram of the truth table of the logic gate of Figure 26Δ, Figure 26C is a partial cross-sectional view of the gate) tJ of the device of Figure 268 along line 26C-26C, Figure 27Δ
The figure has a plurality of electrically independent layers, NΔN
FIG. 27B is an explanatory diagram of the truth table of the logic gate shown in FIG. 278, and FIG. with N partially covered by an insulating layer;
A simplified partial cross-sectional view showing one embodiment of the present invention connected to an external circuit to form an OR gate, FIG. 28B is an explanatory diagram of a truth table of this logic gate, and FIG. 28C is an illustration of another example of the gate layer. FIG. 29A is an explanatory diagram showing another specific example of the 1-run transistor of the present invention configured as a horizontal DIFET' of an amorphous type example, No. 298
30A is an illustration of another conventional FET embodiment having another layer of semiconductor material below the CH layer to improve turn-off time; FIG. 298 is an illustration of another embodiment of a horizontal DIFET of the present invention, similar to the embodiment of FIG. 298 except that it has a gate of 2;
FIG. 30Et is an illustration of a variation of FIG. 308 with another second plate 1 FI'43 blue, and FIG. 31 is an illustration of a horizontal amphiboular embodiment of the present invention having a single layer of Ku1 adjacent to the substrate. 32 is an illustration of a four-terminal embodiment of the transistor structure of the present invention used to obtain the device curves shown in FIGS. 33 and 34; FIG. Figure 36 (through Figure 32) is a graph showing the common no-strain characteristics of the n-1-nl- transistor structure when the drain electrode is in the open state. n-1-pl of FIG. 32)
Graphs showing common cathode-anode characteristics of transistor structures, Figures 358 and 35 [Figure 1 is an explanatory diagram showing two further specific examples of the present invention similar to Figure 32,
In Fig. 358, the conductivity type of the current carrying electrode is reversed compared to Fig. 32, and the electrode spacing is different.
In Fig. 8, the positions of the cathode and train electrode are reversed from those in Figs. FIG. 37 is an explanatory diagram of another A〉'pibora embodiment of the transistor of the present invention having a /1 terminal to illustrate the current balancing method of the present invention.
FIG. 38 is an illustration of another embodiment of a four-terminal transistor arrangement featuring current balance and electroluminescence; FIG. 39 is an illustration of another embodiment of a terminal ambipolar transistor arrangement; FIG. in the conductive region to generate power. An explanatory diagram of an inventive Elec1 to Rolmy sense ambibolar transistor with a plurality of stepped junctions 3, FIG. 408 is a partial cross-sectional view of the device of FIG. 408 along line 40B-40B indicating the thickness of the layer of species/i in wavelength; FIG. 41Δ is a conduction channel made of an intrinsic semiconductor material 1'l. A simplified explanatory diagram showing a specific example of the crystal form of the amphibola transistor of the present invention having a region, No. 41
Figure 11 is an explanatory diagram of another crystal form specific example of 111, No. 42.
Figure A is a simplified explanatory diagram when two ambipolar transistors of the present invention connected to each other to form an inverter are used as a CMOS, and Figure 42I3 is a diagram of the 42AIA.
An explanatory diagram showing circuit symbols of two 1 to transistor circuits,
FIG. 43 is a simplified partial cross-sectional view of a vertical DIFET Ly of the present invention shown as an amorphous embodiment. 42.282... Board, 44.54...
・Metal layer, 48... Intrinsic layer, 46.52...
...Ohmic contact layer, 50...Gate layer, 51.2
86,288...opening, 62,64,152,
284...Insulating layer, 242.300,306.
...1 conduction channel, 290...train' electrode, 294...source electrode. Representative Patent Attorney Itaru Nakamura FIG, 23 FIG, 25A 1r/12 FIG, 25C FIG, 26A FIG, 26C FIG, 26B

Claims (40)

【特許請求の範囲】[Claims] （１）外部から印加された電圧に応答して半導体材料部
分内の電流路に両極性キャリアを注入するための手段を
有する固体電子デバイスであって、前記電流路内の両極
性電流の流れを増加するべく、前記印加電界により誘起
される電界と異なる電界を実質的に前記電流路の長さ方
向に沿って加えるための電界手段を備えている固体電子
デバイス。(1) A solid state electronic device having means for injecting ambipolar carriers into a current path in a semiconductor material portion in response to an externally applied voltage, the device comprising: A solid state electronic device comprising electric field means for applying an electric field substantially along the length of the current path that is different from the electric field induced by the applied electric field to increase the electric field. （２）前記半導体材料が実質的に真性であるか又はドー
プされている特許請求の範囲第１項に記載の電子デバイ
ス。2. The electronic device of claim 1, wherein the semiconductor material is substantially intrinsic or doped. （３）前記半導体材料が、結晶半導体材料、実質的に多
結晶の半導体材料、実質的に微結晶の半導体材料及び実
質的にアモルファスの半導体材料から成る半導体材料の
群から選択される特許請求の範囲第１項に記載の電子デ
バイス。(3) The semiconductor material is selected from the group of semiconductor materials consisting of a crystalline semiconductor material, a substantially polycrystalline semiconductor material, a substantially microcrystalline semiconductor material, and a substantially amorphous semiconductor material. The electronic device according to scope 1. （４）前記半導体材料がアモルファスシリコン合金であ
る特許請求の範囲第１項に記載の電子デバイス。(4) The electronic device according to claim 1, wherein the semiconductor material is an amorphous silicon alloy. （５）前記電界手段が印加制御電圧を受け取るべく構成
された少なくとも１個の制御電極を含んでおり、該制御
電極が実質的に前記電流路の長さ方向に沿って伸延して
おり且つ前記電流路に密接に近接している特許請求の範
囲第１項に記載の電子デバイス。(5) the electric field means includes at least one control electrode configured to receive an applied control voltage, the control electrode extending substantially along the length of the current path; An electronic device as claimed in claim 1 in close proximity to a current path. （６）前記電界手段が、前記制御電極と前記電流路との
間の漏れ電流を最小化するための障壁手段を含んでいる
特許請求の範囲第１項に記載の電子デバイス。6. An electronic device according to claim 1, wherein the electric field means includes barrier means for minimizing leakage current between the control electrode and the current path. （７）前記障壁手段が絶縁材料、ショットキー障壁及び
逆バイアス半導体−半導体接合から成る電子障壁の群か
ら選択される特許請求の範囲第６項に記載の電子デバイ
ス。7. An electronic device according to claim 6, wherein said barrier means is selected from the group of electronic barriers consisting of insulating materials, Schottky barriers and reverse biased semiconductor-semiconductor junctions. （８）前記電界が加えられ且つ前記電圧が印加される時
、前記電界手段が前記電流路の少なくとも一部で両方の
極性のキャリア密度を増加させることにより前記電流路
の有効導電率を変化させる特許請求の範囲第１項に記載
の電子デバイス。(8) when said electric field is applied and said voltage is applied, said electric field means changes the effective conductivity of said current path by increasing the carrier density of both polarities in at least a portion of said current path; An electronic device according to claim 1. （９）前記半導体部分が実質的な数の欠陥状態を有して
おり、前記増加した密度のキャリアが電流路内で実質的
な割合の前記欠陥状態をうめている特許請求の範囲第８
項に記載の電子デバイス。(9) The semiconductor portion has a substantial number of defective states, and the increased density of carriers fills a substantial proportion of the defective states in the current path.
Electronic devices as described in Section. （１０）前記電流路における第１の極性のキャリアによ
る空間電荷が、第２の逆極性のキャリアによる空間電荷
の少なくとも一部を中和させる特許請求の範囲第１項に
記載の電子デバイス。(10) The electronic device according to claim 1, wherein a space charge caused by carriers of a first polarity in the current path neutralizes at least a portion of a space charge caused by carriers of a second opposite polarity. （１１）前記電流路の深さが前記中和によって実質的に
増加する特許請求の範囲第１０項に記載の電子デバイス
。(11) The electronic device according to claim 10, wherein the depth of the current path is substantially increased by the neutralization. （１２）前記空間電荷中和を最適化するための手段を更
に備えている特許請求の範囲第１０項に記載の電子デバ
イス。(12) The electronic device according to claim 10, further comprising means for optimizing the space charge neutralization. （１３）両極性キャリアを注入するための前記手段が第
１及び第２の電極を含んでおり、該電極の各々が前記半
導体材料部分に一方の極性の荷電キャリアを有効に注入
するための強くドープされた半導体材料の領域を含んで
いる特許請求の範囲第１項に記載の電子デバイス。(13) said means for injecting carriers of ambipolar nature includes first and second electrodes, each of said electrodes having a strong force for effectively injecting charge carriers of one polarity into said portion of semiconductor material; An electronic device according to claim 1, comprising a region of doped semiconductor material. （１４）前記第１の電極中の前記領域が強くドープされ
たｎ型半導体材料であり、前記第２の電極の前記領域が
強くドープされたｐ型半導体材料である特許請求の範囲
第１３項に記載の電子デバイス。(14) The region in the first electrode is a heavily doped n-type semiconductor material, and the region of the second electrode is a heavily doped p-type semiconductor material. Electronic devices described in . （１５）前記半導体材料部分が第１及び第２の領域を有
しており、前記電流路が実質的に前記第１の領域のみに
形成されており、前記第２の領域は電子デバイスがオフ
になっている場合キャリアの再結合を促進するべく前記
第１の領域よりも多くの欠陥状態を有している特許請求
の範囲第１項に記載の電子デバイス。(15) The semiconductor material portion has first and second regions, the current path is formed substantially only in the first region, and the second region is in a state where the electronic device is turned off. 2. The electronic device according to claim 1, wherein the electronic device has more defect states than the first region to promote carrier recombination. （１６）デバイスが鉛直方向に配置されており、相互に
鉛直方向に離間された第１及び第２の電極を含んでおり
、前記電流路を含んでいる半導体部分の少なくとも一部
が、該電流路の少なくとも実質的なセグメントを非水平
に配置するべく前記電極間に配置されている特許請求の
範囲第１項に記載の電子デバイス。(16) The device is arranged in a vertical direction and includes first and second electrodes spaced apart from each other in the vertical direction, and at least a portion of the semiconductor portion including the current path is configured to conduct the current. 10. The electronic device of claim 1, wherein the electronic device is arranged between the electrodes so as to arrange at least a substantial segment of the path non-horizontally. （１７）前記電界手段の少なくとも一部が前記半導体部
分の前記一部に少なくとも部分的に埋込まれている特許
請求の範囲第１６項に記載の電子デバイス。(17) The electronic device according to claim 16, wherein at least a portion of the electric field means is at least partially embedded in the portion of the semiconductor portion. （１８）デバイスが水平方向に配置されており、第２の
電極から水平方向に離間された第１の電極を含んでおり
、前記電流路を含んでいる半導体部分の少なくとも一部
が該電流路の少なくとも実質的なセグメントを実質的に
水平方向に配置するべく前記電極間に配置されている特
許請求の範囲第１項に記載の電子デバイス。(18) the device is horizontally arranged and includes a first electrode horizontally spaced apart from a second electrode, and at least a portion of the semiconductor portion including the current path is arranged in the current path; 2. The electronic device of claim 1, wherein at least a substantial segment of the electronic device is arranged between the electrodes so that at least a substantial segment of the electrode is arranged in a substantially horizontal direction. （１９）前記電流路から一方の極性の荷電キャリアを抽
出するための手段を更に備えている特許請求の範囲第１
項に記載の電子デバイス。(19) Claim 1 further comprising means for extracting charge carriers of one polarity from the current path.
Electronic devices as described in Section. （２０）前記電流路内の両極性電流の流れを減少させる
べく、前記印加電圧により誘起される電界と異なる第２
の電界を前記電流路の一部に沿って加えるための第２の
電界手段を更に備えている特許請求の範囲第１項に記載
の電子デバイス。(20) A second electric field different from the electric field induced by the applied voltage to reduce the flow of bipolar current in the current path.
2. An electronic device as claimed in claim 1, further comprising second electric field means for applying an electric field along a portion of said current path. （２１）外部から印加された電圧に応答して半導体材料
部分内の電流路に両極性キャリアを注入するための手段
を有する固体発光電子デバイスであって、前記電流路内
に正孔と電子との輻射再結合を生ぜしめて有効なレベル
の発光をもたらすべく、前記印加電圧により誘起される
電界と異なる電界を前記電流路の少なくとも一部に沿っ
て加えるための電界手段を備えている固体発光電子デバ
イス。(21) A solid state light emitting electronic device having means for injecting bipolar carriers into a current path in a semiconductor material portion in response to an externally applied voltage, the device comprising: solid state light emitting electron comprising electric field means for applying an electric field different from the electric field induced by the applied voltage along at least a portion of the current path to cause radiative recombination of the electrons to produce an effective level of light emission; device. （２２）前記半導体材料部分が結晶半導体材料、実質的
に多結晶の半導体材料及び実質的に微結晶の半導体材料
から成る半導体材料の群から選択される特許請求の範囲
第２１項に記載の発光デバイス。(22) The light emission according to claim 21, wherein the semiconductor material portion is selected from the group of semiconductor materials consisting of a crystalline semiconductor material, a substantially polycrystalline semiconductor material, and a substantially microcrystalline semiconductor material. device. （２３）前記半導体材料がアモルファス半導体材料であ
る特許請求の範囲第２１項に記載の固体発光デバイス。(23) The solid state light emitting device according to claim 21, wherein the semiconductor material is an amorphous semiconductor material. （２４）前記アモルファス半導体材料がアモルファスシ
リコン合金を含んでいる特許請求の範囲第２３項に記載
の電子デバイス。(24) The electronic device according to claim 23, wherein the amorphous semiconductor material includes an amorphous silicon alloy. （２５）輻射再結合を増加するべく前記電流路の少なく
とも一部に最適な空間電荷中和を生じさせるための手段
を更に含んでいる特許請求の範囲第２１項に記載の電子
デバイス。25. The electronic device of claim 21, further comprising means for producing optimal space charge neutralization in at least a portion of the current path to increase radiative recombination. （２６）前記の加えられる電界を変化させることにより
発光の周波数を変化させるための手段を更に備えている
特許請求の範囲第２１項に記載の電子デバイス。(26) The electronic device according to claim 21, further comprising means for changing the frequency of light emission by changing the applied electric field. （２７）前記の加えられる電界を変化させることにより
前記発光の振幅を変化させるための手段を更に備えてい
る特許請求の範囲第２１項に記載の電子デバイス。(27) The electronic device according to claim 21, further comprising means for changing the amplitude of the light emission by changing the applied electric field. （２８）底部電極と、前記底部電極上に堆積された実質
的にアモルファスの半導体材料部分と、前記半導体材料
部分上に形成された頂部電極とから構成されるトランジ
スタであって、前記半導体材料部分は前記頂部及び底部
電極に電気的に接続され且つ両電極間に電流通路を形成
するべく構成されており、前記頂部及び底部電極間には
制御電極が配置されており、該制御電極は前記半導体材
料の少なくとも一部と前記電流路の一部とを挿通させる
少なくとも１個の開口部を有しており、前記制御電極の
配置及び前記開口部の寸法は、前記開口部内における前
記電流路の少なくとも前記一部に制御可能に可変な電界
を加えることができ、従って前記頂部及び底部電極間の
電流の流れを制御できるように選択されるトランジスタ
。(28) A transistor comprising a bottom electrode, a substantially amorphous semiconductor material portion deposited on the bottom electrode, and a top electrode formed on the semiconductor material portion, the semiconductor material portion is configured to be electrically connected to the top and bottom electrodes and to form a current path between the two electrodes, and a control electrode is disposed between the top and bottom electrodes, and the control electrode is connected to the semiconductor. at least one opening through which at least a portion of the material and a portion of the current path pass, and the arrangement of the control electrode and the dimensions of the opening are such that at least one of the current paths within the opening A transistor selected to be able to apply a controllably variable electric field to said portion and thus control the flow of current between said top and bottom electrodes. （２９）前記アモルファス半導体材料がアモルファスシ
リコン合金である特許請求の範囲第２８項に記載のトラ
ンジスタ。(29) The transistor according to claim 28, wherein the amorphous semiconductor material is an amorphous silicon alloy. （３０）前記制御電極が前記頂部及び底部電極のいずれ
か一方に実質的により近接している特許請求の範囲第２
８項に記載のトランジスタ。(30) Claim 2, wherein the control electrode is substantially closer to one of the top and bottom electrodes.
The transistor according to item 8. （３１）前記制御電極が、前記半導体材料部分との間に
整流接合を形成する材料から形成されている特許請求の
範囲第２８項に記載のトランジスタ。(31) The transistor according to claim 28, wherein the control electrode is formed from a material that forms a rectifying junction with the semiconductor material portion. （３２）半導体材料を挿通させる前記制御電極の層の前
記少なくとも１個の開口部は、制御電極の材料と半導体
部分の材料との間に形成された整流接合が前記制御電極
に外部電圧を印加することなく前記開口部を通って荷電
キャリアを駆逐するに十分な電界を伸延させ、制御電極
に電圧が印加されていない場合トランジスタがオフにな
るように、十分狭く形成されている特許請求の範囲第２
８項に記載のトランジスタ。(32) The at least one opening in the layer of the control electrode through which the semiconductor material is inserted is configured such that a rectifying junction formed between the material of the control electrode and the material of the semiconductor portion applies an external voltage to the control electrode. Claims 1, wherein the opening is narrow enough to extend an electric field sufficient to drive charge carriers through the opening without causing any damage to the opening, and to turn off the transistor when no voltage is applied to the control electrode. Second
The transistor according to item 8. （３３）前記電流路の近傍の前記制御電極の大部分を前
記半導体材料部分から絶縁する電気絶縁材料から成る少
なくとも１個の層を更に備えている特許請求の範囲第２
８項に記載のトランジスタ。(33) Claim 2 further comprising at least one layer of electrically insulating material insulating a major portion of the control electrode in the vicinity of the current path from the semiconductor material portion.
The transistor according to item 8. （３４）前記頂部及び底部電極の両者は、トランジスタ
の電流路内の電流が実質的に一方の型の荷電キャリアの
みを含むように、前記半導体材料部分に実質的に同一極
性の荷電キャリアのみを注入する特性を有している特許
請求の範囲第２８項に記載のトランジスタ。(34) Both the top and bottom electrodes provide only charge carriers of substantially the same polarity in the semiconductor material portion such that the current in the current path of the transistor contains substantially only charge carriers of one type. 29. A transistor according to claim 28, having injection characteristics. （３５）前記制御電極に隣接する前記電流路の少なくと
も一部は、該制御電極の材料と半導体部分の材料との間
の接触により形成される整流接合が前記制御電極に外部
電圧を印加することなく前記電流路の前記一部を通って
荷電キャリアを駆逐するに十分な電界を伸延させ、制御
電極に電圧が印加されない場合トランジスタがオフにな
るように、十分狭く形成されている特許請求の範囲第２
８項に記載のトランジスタ。(35) At least a portion of the current path adjacent to the control electrode is such that a rectifying junction formed by contact between a material of the control electrode and a material of the semiconductor portion applies an external voltage to the control electrode. wherein the current path is narrow enough to extend an electric field sufficient to drive charge carriers through the portion of the current path without any voltage being applied to the control electrode, such that the transistor is turned off when no voltage is applied to the control electrode. Second
The transistor according to item 8. （３６）底部電極と、該底部電極上に形成された半導体
材料部分と、前記半導体材料部分上に形成された頂部電
極とから構成されるトランジスタであって、前記頂部及
び底部電極間には複数の制御電極が配置されており、該
制御電極は相互に電気的に分離されており且つ夫々分離
した電気入力を有しており、前記半導体材料部分は前記
頂部及び底部電極と電気的に接続されており且つ両電極
間に電流通路を形成するべく構成されており、前記制御
電極の各々は、前記電流路の一部に制御可能に可変な電
界を加えることができ、従って該電流路の前記一部にお
ける電流の流れを実質的に変化させることができるよう
に構成されているトランジスタ。(36) A transistor comprising a bottom electrode, a semiconductor material portion formed on the bottom electrode, and a top electrode formed on the semiconductor material portion, the transistor having a plurality of control electrodes are arranged, the control electrodes being electrically isolated from each other and each having a separate electrical input, and the semiconductor material portion being electrically connected to the top and bottom electrodes. and configured to form a current path between the electrodes, each of the control electrodes being capable of applying a controllably variable electric field to a portion of the current path, such that the control electrode A transistor configured so that the flow of current in a portion thereof can be substantially varied. （３７）前記複数の制御電極が前記頂部及び底部電極間
に相互に上下に配置されており、該制御電極の各々が前
記電流路を挿通させる開口部を有しており、一方の電極
の開口部を通る電流路部分が他方の電極の開口部を通る
電流路部分と電気的に直列に配置されている特許請求の
範囲第３６項に記載のトランジスタ。(37) The plurality of control electrodes are arranged one above the other between the top and bottom electrodes, each of the control electrodes having an opening through which the current path is inserted, and an opening in one of the electrodes. 37. A transistor according to claim 36, wherein the portion of the current path passing through the opening of the other electrode is arranged in electrical series with the portion of the current path passing through the opening of the other electrode. （３８）前記制御電極の各々が前記電流路を挿通させる
開口部を有しており、一方の電極の開口部を通る電流路
部分が他方の電極の開口部を通る電流路部分と電気的に
並列に配置されている特許請求の範囲第３６項に記載の
トランジスタ。(38) Each of the control electrodes has an opening through which the current path is inserted, and the current path portion passing through the opening of one electrode is electrically connected to the current path portion passing through the opening of the other electrode. 37. Transistors according to claim 36 arranged in parallel. （３９）前記複数の電気的に分離された電極が、前記電
流路の共通部分に夫々制御可能に可変の電界を加えるべ
く配置されている特許請求の範囲第３６項に記載のトラ
ンジスタ。39. The transistor of claim 36, wherein the plurality of electrically isolated electrodes are arranged to each apply a controllably variable electric field to a common portion of the current path. （４０）前記制御電極が共平面状である特許請求の範囲
第３９項に記載のトランジスタ。(40) The transistor according to claim 39, wherein the control electrodes are coplanar.