JPS6226852A - Semiconductor device - Google Patents

Abstract

PURPOSE:To constitute independent transistors on divided epitaxial layers and isolation layers respectively, by separating the epitaxial layer with well layers contacting the isolation layers. CONSTITUTION:On regions on the surface of an N<-> epitaxial layer 15 corresponding to P<+> buried layers 13a, 13b,... and N<+> buried layers 14a, 14b,..., P<-> wells are formed respectively. Next, driving-in at a high temperature forms diffusion layers 16a, 16b,... and diffusion layers 17a, 17b,..., being connected and electrical isolation forms isolation layes 18a, 18b,.... On the surface of the layer 15, a gate oxide film 19 is formed, polysilicon gates 20a, 20b,... are formed, and an N<+> diffusion layer 21, P<+> diffusion layer 22 and P<-> offset 23 are formed with ion implanting. Thus an NPN bi-polar transistor 25, NMOS 26 with the other potential, NMOS 27 with the normal potential, NMOS 28 with a high withstanding voltage, PMOS 29 with a high withstanding voltage, and PMOS 30 with the other potential, etc., may be formed.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、多数の異なる電源によって駆動されるＣＭ
Ｏ３半導体装置に関する。[Detailed Description of the Invention] [Industrial Application Field] This invention is applicable to CMs driven by a large number of different power sources.
This invention relates to an O3 semiconductor device.

［背景技術］ 通常、ＣＭＯＳ半導体素子は、単一の電源系統によって
駆動されるのが通常である。しかし、低消費電力とする
ことができるようになる特徴を有することから、ＣＭＯ
Ｓ半導体素子においても、多数の電源系統によって動作
制御されるようにすることが要望されている。例えば、
５０ｖ１１０Ｖ、ＯＶ、−５Ｖ、−１０Ｖ、−５０Ｖ等
の多種類の電源を使用するＣＭＯＳ半導体素子を構成す
ることが望まれているものである。[Background Art] CMOS semiconductor devices are normally driven by a single power supply system. However, since it has a feature that allows for low power consumption, CMO
There is also a demand for S semiconductor devices to have their operations controlled by multiple power supply systems. for example,
It is desired to construct a CMOS semiconductor device that uses various types of power supplies such as 50V, 110V, OV, -5V, -10V, and -50V.

［発明が解決しようとする問題点コ この発明は上記のような点に鑑みなされたもので、上記
のような多種類の電源にそれぞれ対応するＮチャンネル
、さらにＰチャンネルのトランジスタが多数形成され、
特に高耐圧の必要なものまで効果的に形成することがで
きるようにした半導体装置を提供しようとするものであ
る。[Problems to be Solved by the Invention] This invention has been made in view of the above points, and a large number of N-channel and P-channel transistors corresponding to the various types of power supplies as described above are formed,
In particular, it is an object of the present invention to provide a semiconductor device that can be effectively formed even to devices that require a high breakdown voltage.

［問題点を解決するための手段］ すなわち、この発明に係る半導体装置にあっては、第１
の導電型の基板に対して、この基板と逆導電型の第２の
導電型のエピタキシャル層を形成し、上記第１の導電型
の基板の所定の領域に、この基板より高濃度の不純物源
より拡散によって上記エピタキシャル層の中間まで延び
るようにアイソレーション層を形成するものであり、さ
らに上記エピタキシャル層の表面の所定の領域に上記第
１の導電型のウェル層を形成させるようにする。[Means for solving the problem] That is, in the semiconductor device according to the present invention, the first
An epitaxial layer of a second conductivity type opposite to that of the substrate is formed on a substrate of a conductivity type, and an impurity source having a higher concentration than that of the substrate is formed in a predetermined region of the substrate of the first conductivity type. An isolation layer is formed to extend to the middle of the epitaxial layer by further diffusion, and a well layer of the first conductivity type is further formed in a predetermined region on the surface of the epitaxial layer.

そして、このウェル層が上記アイソレーション層に選択
的に接触されるようになっているものであり、このアイ
ソレーション層と接触するウェル層によって上記エピタ
キシャル層を分離し、この分割されたエピタキシャル層
および上記アイソレーション層において、それぞれ独立
したトランジスタが構成されるようにしているものであ
る。This well layer is selectively contacted with the isolation layer, and the epitaxial layer is separated by the well layer in contact with the isolation layer, and the divided epitaxial layer and In the isolation layer, independent transistors are configured.

［作用］ このように構成される半導体装置にあっては、第１の導
電型の基板上に形成されるエピタキシャル層が上記ウェ
ル層と接触するアイソレーション層によって電気的に分
離されるような状態となる。[Function] In the semiconductor device configured as described above, the epitaxial layer formed on the substrate of the first conductivity type is electrically isolated by the isolation layer in contact with the well layer. becomes.

したがって、このアイソレーション層によって分離され
た各エピタキシャル層にあっては、それぞれ独立的に電
源が設定できるようになるものであり、この半導体装置
が他種類の電源系統によって動作制御されるようになる
。また、分離設定されるエピタキシャル層においてそれ
ぞれトランジスタが形成されるものであり、例えば高耐
圧の素子を構成することも容易となるものである。Therefore, the power supply can be set independently for each epitaxial layer separated by this isolation layer, and the operation of this semiconductor device can be controlled by other types of power supply systems. . Further, since transistors are formed in each epitaxial layer that is set separately, it is easy to construct a high-voltage element, for example.

［発明の実施例］ 以下、図面を参照してこの発明の一実施例に係る半導体
装置を、その製造過程にしたがって説明する。[Embodiments of the Invention] Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in accordance with its manufacturing process with reference to the drawings.

まず、第１図に示すようにＰ型（１００）で０．０１〜
０．１Ω’ｃｍのＰ÷°基板１１上にＰ−基板１２を、
１０〜１５μｍエピタキシャル成長によって形成する。First, as shown in Figure 1, P type (100) is 0.01~
0.1Ω'cm P÷°P-substrate 12 on substrate 11,
It is formed by epitaxial growth of 10 to 15 μm.

そして、このＰ−基板１２がこの半導体装置の第１の導
ｔｒｉ型の基板を構成するようになるもので、このＰ子
基板１２に対して、後に形成される各素子を電気的に分
離する位置に対応して、ボロンを用いてＰアイソレーシ
ョン用の複数のＰ十埋め込み層１３ａ　、　１８ｂ　、
・・・を形成する。また、このＰ十埋め込み層１３ａ　
、　１３ｂ　、・・・の間に位置する状態で、ＮＰＮバ
イポーラトランジスタや、高耐圧ＮＭＯ８用のＮ十埋め
込み層１４ａ　％　１４ｂ　ｓ・・・を拡散係数の小さ
いＡｓやｓｂで形成する。そして、上記Ｐ−基板１２の
上に、３〜１０Ω・ｃｍの濃度で１０〜２０μｍの厚さ
にして、各トランジスタ素子を形成するためのＮ−エピ
タキシャル層１５を形成するものである。This P-substrate 12 constitutes the first conductive tri-type substrate of this semiconductor device, and each element to be formed later is electrically isolated from this P-substrate 12. A plurality of P buried layers 13a, 18b, 13a, 18b, 13a, 18b, and 13a for P isolation are formed using boron in accordance with the positions.
... to form. Moreover, this P ten buried layer 13a
, 13b, . . . , NPN bipolar transistors and N-doped buried layers 14a % 14b s . Then, on the P-substrate 12, an N-epitaxial layer 15 is formed with a concentration of 3-10 Ω·cm and a thickness of 10-20 μm for forming each transistor element.

このような状態で、上記高濃度のＰ子基板１１はラッチ
アップ防止として非常に効果的に作用するようになる。In this state, the high-concentration P-substrate 11 becomes very effective in preventing latch-up.

次に、上記Ｎ″″″エピタキシヤル層の表面の、上記Ｐ
十埋め込み層１３ａ　、　１３ｂ　、・・・およびＮ＋
埋め込み層１４ａ　、　１４ｂ　、・・・それぞれに対
応する領域に、ボロンのイオンを注入することによって
、Ｐ−ウェルを形成し、引き続き高温度状態でドライブ
インを行なって、上記Ｎ十埋め込み層１４ａ１１４ｂ　
、・・・に対応して５〜８μｍのＰウェルによる拡散層
１８ａ　、　１８ｂ　、・・・を形成させ、同様にＰ十
埋め込み層１８ａ　、　１３ｂ　、・・・に対応して素
子分離用として使用されるようになる拡散層１７ａ　、
　１７ｂ　、・・・を形成させる。Next, the above-mentioned P on the surface of the above-mentioned N″″″ epitaxial layer is
10 buried layers 13a, 13b,... and N+
P-wells are formed by implanting boron ions into regions corresponding to the buried layers 14a, 14b, .
, . . . P-well diffusion layers 18a, 18b, . The diffusion layer 17a becomes
17b, . . . are formed.

このような拡散層ｌｅａ　、　１６ｂ　、・・・および
１７ａ１１７ｂ１・・・を形成するためのドライブイン
によって、上記Ｐアイソレーション用のＰ十埋め込み層
１３ａ１１３ｂ、・・・は、ボロンの拡散係数が大きい
ものであるため、上方すなわちＮ−エピタキシャル層１
５内に拡散していくものであり、第２図で示されるよう
にＰ−ウェル拡散層１７ａ　、　１７１３　、・・・と
接続されるようになり、電気的アイソレーションが行わ
れて、アイソレーション層１ｆｌａ　％　１８ｂ、・・
・が形成されるようになる。このＰアイソレーション用
のＰ十埋め込み層１３ａ　、１３ｂ　、・・・を高濃度
に形成させるようにすれば、上記Ｐ子基板１１との相乗
効果によってラッチアップ防止に大きな効果を発揮する
ようになる。そして、ここでは詳細に示していないが、
一般的に用いられる選択酸化法（ＬＯＧＯ８法）によっ
てチャンネルストッパの形成、酸化膜の形成による分離
を行なうようにする。By the drive-in process for forming such diffusion layers lea, 16b, . . . and 17a117b1, the P 10 buried layers 13a113b, . Therefore, the upper ie N-epitaxial layer 1
As shown in FIG. 2, it becomes connected to the P-well diffusion layers 17a, 1713, . . . , and electrical isolation is performed. Layer 1fla % 18b,...
・becomes formed. If the P buried layers 13a, 13b, . . . for P isolation are formed at a high concentration, a synergistic effect with the P sub-board 11 will produce a great effect in preventing latch-up. . Although not shown in detail here,
A generally used selective oxidation method (LOGO8 method) is used to form a channel stopper and to perform isolation by forming an oxide film.

引き続き、上記拡散層１８ａ　、１６ｂ　、　・１７ａ
　。Subsequently, the diffusion layers 18a, 16b, 17a
.

１７１）、・・・の形成されたＮ−エピタキシャル層１
５の表面に、第３図で示すようにゲート酸化膜１９を形
成し、ポリシリコンゲート２０ａ　、　２０ｂ　、・・
・を形成するものであり、上記各拡散層およびＮ−エピ
タ（ｒ キシャル層に対応して、５Ｘ１０　ドーズのＡｓによる
Ｎ十拡散層２１．２Ｘ１０　　ドーズのボロンによるＰ
十拡散層２２、さらに高耐圧ＰＭＯ３部の電気特性を安
定化させるための２Ｘ１０”ドーズのボロンによるＰ−
オフセット２３をそれぞれイオン注入によって形成させ
る。171),... formed N-epitaxial layer 1
5, a gate oxide film 19 is formed on the surface of the polysilicon gates 20a, 20b, . . . as shown in FIG.
・Corresponding to each of the above-mentioned diffusion layers and the N- epitaxial layer, an N-diffused layer of 21.21 by As at a dose of 5X10 and a P diffusion layer by boron at a dose of 2X10 are formed.
In order to stabilize the electrical characteristics of the diffusion layer 22 and the high voltage PMO 3 part, P-
Each offset 23 is formed by ion implantation.

そして、ここでは図示していないが層間絶縁層として４
〜８％のリンを含んだＰＳＧ膜をＣＶＤ法によって約１
μｍの厚さで形成し、いわゆるリフローを行なう。引き
続き電気的なコンタクト部を形成するために穴明けを行
ない、アルミニューム配線層を形成し、さらにパッシベ
ーション層を形成させるようにする。Although not shown here, 4 layers are used as an interlayer insulating layer.
A PSG film containing ~8% phosphorus was made by CVD to about 1
It is formed to a thickness of μm, and a so-called reflow process is performed. Subsequently, holes are formed to form electrical contacts, an aluminum wiring layer is formed, and a passivation layer is formed.

そして、ＮＰＮバイポーラトランジスタ２５、他電位の
ＮＭＯＳ２Ｂ、通常電位のＮＭＯＳ２Ｂ、高耐圧ＮＭＯ
３２８、高耐圧ＰＭＯＳ２９、他電位のＰＭＯ３３０等
が形成されるようになるものである。Then, NPN bipolar transistor 25, NMOS 2B at other potential, NMOS 2B at normal potential, high voltage NMO
328, a high voltage PMOS 29, a PMOS 330 of a different potential, etc. are formed.

すなわち、第３図で示されるような半導体装置において
、ＰＭＯＳトランジスタ２９．３０は電気的に分離され
たＮ−エピタキシャル層１５内に形成されているもので
あり、この分離された各エピタキシャル層１５の電位は
各々異なる電位に設定することが可能となるものである
。同様にＮＭＯＳ）ランジスタ２６．２８も、Ｎ−エピ
タキシャル層内にＰ−ウェル層が形成され、このＰ−ウ
ェル層がそれぞれ独立して形成されるようになっている
ものであるため、このＰ−ウェル層の電位はそれぞれ独
立的に設定可能である。また、上記Ｎ″″″エピタキシ
ヤル層離する状態で形成されるＰ−ウェルに対して形成
されるＮＭＯＳ）ランデスタ２フ等は、基板電位で共通
に形成されるようになる。That is, in the semiconductor device as shown in FIG. The potentials can be set to different potentials. Similarly, the NMOS) transistors 26 and 28 have a P-well layer formed within an N-epitaxial layer, and these P-well layers are formed independently. The potential of each well layer can be set independently. In addition, the NMOS (NMOS) land star 2 and the like formed for the P-well formed with the N'''' epitaxial layer separated are formed in common at the substrate potential.

そして、このように構成される半導体装置にあっては、
Ｐ型拡散層１７ａ　５ｉ７ｂ　、・・・によってＮ−エ
ピタキシャル層１５が電気的に分離されるようになり、
その各分離領域においてそれぞれ電気的に独立した状態
のトランジスタが構成されるようになる。また、高耐圧
ＰＭＯ８２９にあっては、Ｐ−オフセット２３とＰ−ウ
ェル拡散層１６ｄによって、ドレイン部において上記拡
散層に空乏層を広げ、電界の緩和が実行されるようにな
る。そして、このような半導体構造にすることによって
、−１５０Ｖから一２５０Ｖのドレイン耐圧を得ること
ができるようになるものである。ここで、もし上記Ｐ−
ウェル層を取り除き、Ｐ−オフセットのみによる高耐圧
ＰＭＯＳトランジスタを構成した場合、このトランジス
タのドレイン耐圧は、−５０Ｖ〜−７０ＶＬか得られな
いものであった。In a semiconductor device configured in this way,
The N-epitaxial layer 15 is electrically isolated by the P-type diffusion layers 17a, 5i7b, .
In each isolation region, electrically independent transistors are formed. Further, in the high voltage PMO 829, the P-offset 23 and the P-well diffusion layer 16d spread a depletion layer in the above diffusion layer in the drain portion, thereby mitigating the electric field. By adopting such a semiconductor structure, a drain breakdown voltage of -150V to -250V can be obtained. Here, if the above P-
When the well layer is removed and a high breakdown voltage PMOS transistor is constructed using only P-offset, the drain breakdown voltage of this transistor is between -50V and -70VL.

また、高耐圧ＮＭＯ３）ランジスタ２８においては、Ｐ
−ウェルをチャンネル領域とし、このＰ−ウェルの横方
向へ拡散した部分、およびＮ−エピタキシャル層のドレ
イン部分をドリフト領域として利用できるようになる。In addition, in the high voltage NMO3) transistor 28, P
- The well becomes a channel region, and the laterally diffused part of this P-well and the drain part of the N-epitaxial layer can be used as a drift region.

したがって、＋１５０Ｖ〜２３０Ｖのドレイン耐圧が得
られるものである。Therefore, a drain breakdown voltage of +150V to 230V can be obtained.

そして、ＮＰＮバイポーラトランジスタ２５は、そのベ
ース領域としてＰ−ウェル拡散層１６ａが利用できる。The NPN bipolar transistor 25 can use the P-well diffusion layer 16a as its base region.

上記のように構成される半導体装置をさらに高精度にし
て高集積化するためには、Ｐ−ウェルを２種類形成する
ように構成すればよい。すなわち、第４図に示すように
まず上記実施例と同様にしてＮＭＯＳ）ランデスタ２フ
形成用とし、また素子分離用としてＰ−ウェル拡散層１
７ａ　、　１７ｂ　、・・・が形成されるものであり、
さらにＮＰＮバイポーラトランジスタ２５の部分、さら
に高耐圧のＰＭＯＳトランジスタ２９、高耐圧のＮＭＯ
Ｓトランジスタ２８部分に第２のＰ−ウェルの拡散層３
１ａ　、　３１ｂ　。In order to achieve higher precision and higher integration of the semiconductor device configured as described above, two types of P-wells may be formed. That is, as shown in FIG. 4, first, a NMOS (NMOS) land stabilizer 2 layer was formed in the same manner as in the above embodiment, and a P-well diffusion layer 1 was formed for element isolation.
7a, 17b,... are formed,
In addition, the NPN bipolar transistor 25, the high voltage PMOS transistor 29, and the high voltage NMO
A second P-well diffusion layer 3 is placed in the S transistor 28 portion.
1a, 31b.

３１ｃを形成するようにする。この拡散層３１ａ〜３Ｌ
ｃは例えば浅い状態で形成されるものであるが、上記第
１のＰ−拡散層ｌｅａ　、　ｉｅｂ　、・・・をドライ
ブインによって形成した後に、ポリシリコンによるシリ
コンゲートパターンを形成し、次にボロンのイオン注入
によって上記第２のＰ−ウェルの拡散層３１ａ〜３１ｃ
が形成されるものである。そして、この第２のＰ−ウェ
ルの拡散層３１ａ〜３１ｃは、高耐圧ＭＯＳトランジス
タのドレイン電界の緩和部、ＮＰＮバイポーラトランジ
スタのベース領域として利用されるようになる。31c. These diffusion layers 31a to 3L
For example, c is formed in a shallow state, but after forming the first P- diffusion layers lea, ieb,... by drive-in, a silicon gate pattern of polysilicon is formed, and then boron is formed. The diffusion layers 31a to 31c of the second P-well are formed by ion implantation.
is formed. The diffusion layers 31a to 31c of the second P-well are used as a drain electric field relaxation part of a high voltage MOS transistor and a base region of an NPN bipolar transistor.

さらに、高耐圧ＮＭＯ８）ランジスタ２８にあっては、
Ｐ−ウェルの拡散領域の形成後に、マスクを介してＮＭ
Ｏ８Ｉ−ランジスタ形成用のＮ＋のソースおよびドレイ
ン形成用の不純物、例えばヒ素をイオン注入する。そし
て、いわゆるＤＳＡ（Ｄ　Ｈｆｕｓｉｏｎ　　Ｓ　ｅｌ
ｆ　−Ａ　ｌｉｇｎｍｅｎｔ）構造でこの高耐圧ＮＭＯ
５）ランジスタが形成されるようにしている。Furthermore, in the high voltage NMO8) transistor 28,
After formation of the P-well diffusion region, NM is applied through a mask.
An impurity for forming an N+ source and drain for forming an O8I transistor, such as arsenic, is ion-implanted. Then, the so-called DSA (D Hfusion Sel
f-A lignment) structure, this high voltage NMO
5) A transistor is formed.

また、この実施例にあっては、シリコンゲート形成後に
Ｐ−領域およびＤＳＡ構造を形成する状態で示している
ものであるが、上記シリコンゲートの形成前に第２のＰ
−ウェルとして利用できるＰ領域、およびＤＳＡ構造の
Ｎ十領域を形成した後に、シリコンゲートあるいはアル
ミニュームゲートを形成するようにしてもよい。この場
合、上記Ｐ領域形成用のボロンのイオン注入を、ＰＭＯ
８，ＮＭＯＳトランジスタの基板に対して打込むことに
よって、ＮＭＯ３，ＰＭＯ８のスレッショルド電圧の異
なったトランジスタを同時に形成することが可能となる
ものである。Furthermore, in this example, the P- region and the DSA structure are formed after the silicon gate is formed, but the second P- region and the DSA structure are formed before the silicon gate is formed.
- After forming the P region that can be used as a well and the N0 region of the DSA structure, a silicon gate or an aluminum gate may be formed. In this case, the boron ion implantation for forming the P region is performed in the PMO.
8. By implanting into the substrate of an NMOS transistor, it is possible to simultaneously form transistors with different threshold voltages of NMO3 and PMO8.

尚、これまでの実施例の説明において、Ｐ型をＮ型に、
またＮ型をＰ型に変更する状態でも同様に実施できるも
のである。In addition, in the explanation of the embodiments so far, P type is changed to N type,
Further, it can be implemented in the same manner even when N type is changed to P type.

［発明の効果］ 以上のようにこの発明に係る半導体装置にあっては、そ
れぞれ異なる′ＦＩｓ源電圧によって動作される素子が
集積化して構成されるものであり、例えハ論理用ＩＣ，
マイクロコンピュータ等に、各種電源電圧を含んだ高耐
圧ＰＭＯＳ、ＮＭＯ３さらにバイポーラトランジスタ等
を、充分にシンプルな構造で且つ簡単なプロセスで製造
可能な状態で集積できるようになるものである。[Effects of the Invention] As described above, the semiconductor device according to the present invention is configured by integrating elements that are operated by different 'FIs source voltages.
It becomes possible to integrate high-voltage PMOS, NMO3, bipolar transistors, etc. including various power supply voltages into microcomputers and the like with a sufficiently simple structure and in a state that can be manufactured by a simple process.

【図面の簡単な説明】[Brief explanation of drawings]

第１図乃至第３図はこの発明の一実施例に係る半導体装
置をその製造過程にしたがって説明する断面構成図、第
４図はこの発明の他の実施例を説明する断面構成図であ
る。 １１−Ｐ十基板、１２−Ｐ−基板、１３ａ　％　１３ｂ
　ｓ　−・・Ｐ子鹿め込み層（アイソレーション用）　
、１４ａ　５１４ｂ　、・・・Ｎ十埋め込み層、１５・
・・Ｎ−エピタキシャル層Ｌｅａ　、　１６ｂ　％’−
・・、１７ａ　、　Ｌ７ｂ　、　・Ｐ−ウェルの拡散層
、１８ａ　、　１８ｂ　、・・・Ｐアイソレーション。1 to 3 are cross-sectional configuration diagrams illustrating a semiconductor device according to an embodiment of the present invention according to its manufacturing process, and FIG. 4 is a sectional configuration diagram illustrating another embodiment of the present invention. 11-P-substrate, 12-P-substrate, 13a% 13b
s -...P fawn inlay layer (for isolation)
, 14a 514b , . . . N buried layer, 15.
...N- epitaxial layer Lea, 16b%'-
..., 17a, L7b, -P-well diffusion layer, 18a, 18b,...P isolation.

Claims (1)

【特許請求の範囲】 　第１の導電型に設定された基板と、 この基板上に形成された、上記第１の導電型と逆の第２
の導電型に設定されたエピタキシャル層と、 上記第１の導電型の基板の所定の領域に、この基板より
高濃度の不純物源より拡散によって上記第２の導電型の
エピタキシャル層の中間まで延びるように形成されたア
イソレーション層と、上記第２の導電型のエピタキシャ
ル層の表面より所定の領域に形成された第１の導電がた
のウェル層とを具備し、 このウェル層は上記アイソレーション層と接触する領域
と、このアイソレーション層に接触されない領域とにそ
れぞれ形成され、上記アイソレーション層と接触する領
域で上記第２の導電型のエピタキシャル層を分割して、
上記各ウェル層でそれぞれ独立的なトランジスタの領域
が設定されるようにしたことを特徴とする半導体装置。[Claims] A substrate set to a first conductivity type, and a second conductivity type opposite to the first conductivity type formed on the substrate.
an epitaxial layer set to have a conductivity type of , and a predetermined region of the substrate of the first conductivity type, which is diffused from an impurity source with a higher concentration than the substrate so as to extend to the middle of the epitaxial layer of the second conductivity type. and a first conductive well layer formed in a predetermined region from the surface of the second conductivity type epitaxial layer, the well layer being the isolation layer. and a region not in contact with the isolation layer, dividing the epitaxial layer of the second conductivity type in the region in contact with the isolation layer,
A semiconductor device characterized in that independent transistor regions are set in each of the well layers.