JPS62262299A - スタテイツクｒａｍ制御回路 - Google Patents
スタテイツクｒａｍ制御回路Info
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- JPS62262299A JPS62262299A JP61105919A JP10591986A JPS62262299A JP S62262299 A JPS62262299 A JP S62262299A JP 61105919 A JP61105919 A JP 61105919A JP 10591986 A JP10591986 A JP 10591986A JP S62262299 A JPS62262299 A JP S62262299A
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- Japan
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- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000008033 biological extinction Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭ制御回路に関し、特にスタ
ティックＲＡＭセル帰遷ループテスト回路に関する。
ティックＲＡＭセル帰遷ループテスト回路に関する。
第５図はスタティックＲＡＭ回路の従来例の回路図、第
６図はそのタイムチャートである。
６図はそのタイムチャートである。
Ｐチャネル電界効果トランジスタ（以下、Ｐ−ｆＧＦＥ
Ｔとする）Ｔ３、Ｎチャネル電界効果トランジスタ（以
下、Ｎ−ＩＧＦＥＴとする）Ｔ４で構成されたインバー
タと、Ｐ−ＩＧＦＥＴ Ｔ、 、 Ｎ−ｒＧＦＥＴＴ６
で構成されたインバータの各々の入力、出力が接続され
、スタティックＲＡＭセルとなり、正電位Ｖｃｃと接地
電位が供給されている。Ｎ−ｒＧＦＥＴＴ、、Ｔ２はこ
のスタティックＲＡＭセルへデータを書込む時あるいは
このスタティックＲＡＭセルからデータを読出す時導通
するようにアドレス信号Ａによって制御される。
Ｔとする）Ｔ３、Ｎチャネル電界効果トランジスタ（以
下、Ｎ−ＩＧＦＥＴとする）Ｔ４で構成されたインバー
タと、Ｐ−ＩＧＦＥＴ Ｔ、 、 Ｎ−ｒＧＦＥＴＴ６
で構成されたインバータの各々の入力、出力が接続され
、スタティックＲＡＭセルとなり、正電位Ｖｃｃと接地
電位が供給されている。Ｎ−ｒＧＦＥＴＴ、、Ｔ２はこ
のスタティックＲＡＭセルへデータを書込む時あるいは
このスタティックＲＡＭセルからデータを読出す時導通
するようにアドレス信号Ａによって制御される。
次に、第６図の回路の動作タイミングを説明する。
制御信号ＷＲが時刻ｔ、にＶｃｃ電位になるとドライバ
ー１００．：１００を介してデータ１１５ＡＤａｔａに
現われたＶｃｃ電位に応じて、ＶＣＣ電位がビット、Ｌ
ｉ１Ｑに、接地電位がビット線Ｑに現われる。そして時
刻ｔ２にアドレス信号ＡがＶｃｃ電位になると、Ｎ−ｒ
ＧＦＥＴＴ、、Ｔ２が導通し、Ｐ−ＩＧＦＥＴ Ｔ ３
． Ｎ−ｒＧＦＥＴＴ４で構成されたインバータの出力
は接地電位に、Ｐ−ＩＧＦＥＴ Ｔ ６． Ｎ−ＩＧＦ
ＥＴ Ｔ、で構成されたインバータの出力はＶｃｃ電位
に設定される。その後、時刻Ｌ３にアドレス信号Ａが接
地電位になり、Ｎ−ＩＧＦＥＴ Ｔ、 、 Ｔ２が非導
通状態になってもＰ−ＩＧＦＥＴ Ｔ ３ 、 Ｎ−Ｔ
ＧＦＥＴ Ｔ ４で構成されたインバータとＰ−ＩＧＦ
ＥＴ Ｔ 、 、 Ｎ−ＩＧＦＥＴ Ｔ ６で構成され
たインバータの人力、出力がそれぞれ接続され、帰還ル
ープが形成されているので点９の電位はＶｃｃ電位を保
ち続ける。時間Ｔ１の時刻ｔ４に制御信号ＷＲを接地電
位、アドレス信号ＡをＶｃｃ電位にすると、Ｎ−ＩＧＦ
ＥＴ Ｔ、 、 Ｔ２が導通しＩＧＦＥＴ Ｔ３、Ｔ４
．Ｔ、、Ｔ６で構成されたスタティックＲＡＭセルに書
込まれた電位がビットＭＱ、Ｑに現われる。Ｔ、の期間
ビット線Ｑ、Ｑを駆動する回路は存在しないのでビット
ＭＱ、Ｑには制御信号ＷＲがＶｃｃ電位となった時の電
位が保たれている。しかしながら、第７図に見られるよ
うにＰ−ＩＧＦＥＴ Ｔ 、 、 Ｎ−ＩＧＦＥＴ Ｔ
６で構成されるインバータの出力からＰｉＧＦＥＴ
Ｔ ３ 、 Ｎ−ＩＧＦＥＴ Ｔ ４で構成されるイン
バータの入力への信号線が集積回路製造上の問題で切断
されていると第８図のタイムチャートに示す動作となる
。
ー１００．：１００を介してデータ１１５ＡＤａｔａに
現われたＶｃｃ電位に応じて、ＶＣＣ電位がビット、Ｌ
ｉ１Ｑに、接地電位がビット線Ｑに現われる。そして時
刻ｔ２にアドレス信号ＡがＶｃｃ電位になると、Ｎ−ｒ
ＧＦＥＴＴ、、Ｔ２が導通し、Ｐ−ＩＧＦＥＴ Ｔ ３
． Ｎ−ｒＧＦＥＴＴ４で構成されたインバータの出力
は接地電位に、Ｐ−ＩＧＦＥＴ Ｔ ６． Ｎ−ＩＧＦ
ＥＴ Ｔ、で構成されたインバータの出力はＶｃｃ電位
に設定される。その後、時刻Ｌ３にアドレス信号Ａが接
地電位になり、Ｎ−ＩＧＦＥＴ Ｔ、 、 Ｔ２が非導
通状態になってもＰ−ＩＧＦＥＴ Ｔ ３ 、 Ｎ−Ｔ
ＧＦＥＴ Ｔ ４で構成されたインバータとＰ−ＩＧＦ
ＥＴ Ｔ 、 、 Ｎ−ＩＧＦＥＴ Ｔ ６で構成され
たインバータの人力、出力がそれぞれ接続され、帰還ル
ープが形成されているので点９の電位はＶｃｃ電位を保
ち続ける。時間Ｔ１の時刻ｔ４に制御信号ＷＲを接地電
位、アドレス信号ＡをＶｃｃ電位にすると、Ｎ−ＩＧＦ
ＥＴ Ｔ、 、 Ｔ２が導通しＩＧＦＥＴ Ｔ３、Ｔ４
．Ｔ、、Ｔ６で構成されたスタティックＲＡＭセルに書
込まれた電位がビットＭＱ、Ｑに現われる。Ｔ、の期間
ビット線Ｑ、Ｑを駆動する回路は存在しないのでビット
ＭＱ、Ｑには制御信号ＷＲがＶｃｃ電位となった時の電
位が保たれている。しかしながら、第７図に見られるよ
うにＰ−ＩＧＦＥＴ Ｔ 、 、 Ｎ−ＩＧＦＥＴ Ｔ
６で構成されるインバータの出力からＰｉＧＦＥＴ
Ｔ ３ 、 Ｎ−ＩＧＦＥＴ Ｔ ４で構成されるイン
バータの入力への信号線が集積回路製造上の問題で切断
されていると第８図のタイムチャートに示す動作となる
。
スタティックＲＡＭセルへのデータ書込みは第６図と同
様であるが、Ｐ−ＩＧＦＥＴ Ｔ 、 、 Ｎ−ＩＧＦ
ＥＴＴ６で構成するインバータの出力からＰ−ＩＧＦＥ
ＴＴ３ 、 Ｎ−ＩＧＦＥＴ Ｔ４で構成するインバー
タの入力への帰還ループが切断されているため点ａの電
位は点９に存在する容量Ｃに貯えられた電荷によって供
給されるだけで、この電荷は時間経過と共に消滅するの
で点ａの電位は接地電位となる。
様であるが、Ｐ−ＩＧＦＥＴ Ｔ 、 、 Ｎ−ＩＧＦ
ＥＴＴ６で構成するインバータの出力からＰ−ＩＧＦＥ
ＴＴ３ 、 Ｎ−ＩＧＦＥＴ Ｔ４で構成するインバー
タの入力への帰還ループが切断されているため点ａの電
位は点９に存在する容量Ｃに貯えられた電荷によって供
給されるだけで、この電荷は時間経過と共に消滅するの
で点ａの電位は接地電位となる。
その後アドレス信号ＡをＶｃｃ電位とし、ＩＧＦＥＴＴ
３．Ｔ４．Ｔ５．Ｔ、で構成されるスタティックＲＡＭ
セルのデータを読出しても書込んだ内容とは異なるとい
うデータ保持不良となる。
３．Ｔ４．Ｔ５．Ｔ、で構成されるスタティックＲＡＭ
セルのデータを読出しても書込んだ内容とは異なるとい
うデータ保持不良となる。
上述した従来のスタティックＲＡＭ回路は、このデータ
保持不良を除去するにはスタティックＲＡＭセルにデー
タを書込んだ後所定の時間経過後データを読出しデータ
の変化をテストしていたが、データ書込みからデータ消
滅までの時間は個々の製品によって異なるためデータ保
持状態の時間は一義的に定めることができず、ある製品
の帰還ループ切断は検出できても他の製品に生じた帰還
ループの切断は検出できないという欠点がある。
保持不良を除去するにはスタティックＲＡＭセルにデー
タを書込んだ後所定の時間経過後データを読出しデータ
の変化をテストしていたが、データ書込みからデータ消
滅までの時間は個々の製品によって異なるためデータ保
持状態の時間は一義的に定めることができず、ある製品
の帰還ループ切断は検出できても他の製品に生じた帰還
ループの切断は検出できないという欠点がある。
本発明のスタティックＲＡＭ制御回路は、電源電位と接
地電位の中間電位を発生する回路と５スタティックＲＡ
Ｍの通常動作時には外部のアドレス信号を、スタティッ
クＲＡＭセル帰還ループテスト時には前記中間電位をア
ドレス選択信号線に与える切換回路を有する。
地電位の中間電位を発生する回路と５スタティックＲＡ
Ｍの通常動作時には外部のアドレス信号を、スタティッ
クＲＡＭセル帰還ループテスト時には前記中間電位をア
ドレス選択信号線に与える切換回路を有する。
したがって、スタティックＲＡＭセルのＱ逼ループテス
トを論理動作により実行でき、その結果、確実な帰還ル
ープテストが実現でき、かつテスト時間を短縮できる。
トを論理動作により実行でき、その結果、確実な帰還ル
ープテストが実現でき、かつテスト時間を短縮できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のスタティックＲＡＭ制御回路の一実施
例の回路図、第２図はそのタイムチャートである。
例の回路図、第２図はそのタイムチャートである。
本実施例は、第５図の従来回路に、接地と電源電位Ｖｃ
ｃの間に直列接続された抵抗Ｒ１゜、Ｒ２゜と、インバ
ータ４００と、スタティックＲＡＭセル選択信号線すに
接続され、ＲＡＭテスト信号ＴＥＳＴ。
ｃの間に直列接続された抵抗Ｒ１゜、Ｒ２゜と、インバ
ータ４００と、スタティックＲＡＭセル選択信号線すに
接続され、ＲＡＭテスト信号ＴＥＳＴ。
反転信号ＴＥＳＴによって制御されるＰ−ＩＧＦＥＴ
Ｔ ３゜。
Ｔ ３゜。
Ｎ−ＩＧＦＥＴ Ｔ４゜と、抵抗Ｒ１゜とＲ２゜の接続
点とスタティックＲＡＭセル選択信号線すの間に接続さ
れ、ＲＡＭテスト信号ＴＥＳＴ、反転信号ＴＥＳＴによ
って制御さ２”Ｌ （＋ Ｉ’−ＩＧＦＥＴ Ｔ Ｉ６
、 Ｎ−ｒＧＦＥＴ Ｔ ２６ カ付加されて構成さ
れている。
点とスタティックＲＡＭセル選択信号線すの間に接続さ
れ、ＲＡＭテスト信号ＴＥＳＴ、反転信号ＴＥＳＴによ
って制御さ２”Ｌ （＋ Ｉ’−ＩＧＦＥＴ Ｔ Ｉ６
、 Ｎ−ｒＧＦＥＴ Ｔ ２６ カ付加されて構成さ
れている。
次に、本実施例の動作を第２図のタイムチャートにより
説明する。
説明する。
ＲＡＭテスト信号ＴＥＳＴを接地電位とすると、インバ
ータ４００の出力はＶｃｃ電位となるので、Ｐ−ＩＧＦ
ＥＴ Ｔ ３０とＮ−ＴＧＦＥＴ Ｔ４ｏが導通状態と
なり、アドレス信号ＡがスタティックＲＡＭセル選択信
号線すに現われる。このＲＡＭテスト信号ＴＥＳＴが接
地電位の時の動作は第５図に示す従来回路の動作と同一
であり、第６図に示すと同様の動作でデータ書込みを実
行できる。その後、時刻り、に制御信号ＷＲをＶｃｃ電
位に保ったまま、ＲＡＭテスト信号Ｔ［、ＳＴをＶｃｃ
電位にし、データ信号Ｄａｔａを接地電位とする。この
時Ｐ−ＴＧＦεＴ Ｔ Ｉｏ 、 Ｎ−ＩＧＦＥＴ Ｔ
２゜が導通状態となり、スタティックＲＡＭセル選択
信号線すには が現われ、ビット線Ｑには接地電位が、ビット線Ｑニハ
ｖＣＣ電位が現われティる。Ｎ−ＩＧＦＥＴ Ｔ＋ 。
ータ４００の出力はＶｃｃ電位となるので、Ｐ−ＩＧＦ
ＥＴ Ｔ ３０とＮ−ＴＧＦＥＴ Ｔ４ｏが導通状態と
なり、アドレス信号ＡがスタティックＲＡＭセル選択信
号線すに現われる。このＲＡＭテスト信号ＴＥＳＴが接
地電位の時の動作は第５図に示す従来回路の動作と同一
であり、第６図に示すと同様の動作でデータ書込みを実
行できる。その後、時刻り、に制御信号ＷＲをＶｃｃ電
位に保ったまま、ＲＡＭテスト信号Ｔ［、ＳＴをＶｃｃ
電位にし、データ信号Ｄａｔａを接地電位とする。この
時Ｐ−ＴＧＦεＴ Ｔ Ｉｏ 、 Ｎ−ＩＧＦＥＴ Ｔ
２゜が導通状態となり、スタティックＲＡＭセル選択
信号線すには が現われ、ビット線Ｑには接地電位が、ビット線Ｑニハ
ｖＣＣ電位が現われティる。Ｎ−ＩＧＦＥＴ Ｔ＋ 。
Ｔ、のゲート信号は■１になっており、Ｎ−ＩＧＦＥＴ
Ｔ、、Ｔ２は不完全導通状態になっている。この時点ａ
の電位ｖ２はＮ−ＩＧＦＥＴ Ｔ １ 、 Ｐ−ｒＦＥ
Ｔ Ｔ ３の導通状態によって定まる実効抵抗によっ
て決定され、 である。ここで、Ｒ１゜ｆ、はゲート信号の電位がＶ、
である時のＮ−ＩＧＦＥＴ Ｔ 、の実効抵抗であり、
Ｒ，、、、はＰ−ＩＧＦＥＴ Ｔ３の実効抵抗である。
Ｔ、、Ｔ２は不完全導通状態になっている。この時点ａ
の電位ｖ２はＮ−ＩＧＦＥＴ Ｔ １ 、 Ｐ−ｒＦＥ
Ｔ Ｔ ３の導通状態によって定まる実効抵抗によっ
て決定され、 である。ここで、Ｒ１゜ｆ、はゲート信号の電位がＶ、
である時のＮ−ＩＧＦＥＴ Ｔ 、の実効抵抗であり、
Ｒ，、、、はＰ−ＩＧＦＥＴ Ｔ３の実効抵抗である。
Ｒ１６。
Ｒ７゜を適切に選択するとＲＡＭテスト信号ＴＥＳＴが
Ｖｃｃ電位になった時、スタティックＲＡＭセルに記憶
させた内容を反転させることなく電位に点ａの電位を設
定できる。その後２時刻【２にＲＡＭテスト信号ＴＥＳ
Ｔを接地電位にし、時刻Ｌ３にアドレス信号ＡをＶｃｃ
電位にすれば、スタティックＲＡＭセルに書込んだ内容
を読出すことができる。
Ｖｃｃ電位になった時、スタティックＲＡＭセルに記憶
させた内容を反転させることなく電位に点ａの電位を設
定できる。その後２時刻【２にＲＡＭテスト信号ＴＥＳ
Ｔを接地電位にし、時刻Ｌ３にアドレス信号ＡをＶｃｃ
電位にすれば、スタティックＲＡＭセルに書込んだ内容
を読出すことができる。
第３図は、第１図の回路においてＰ−ＩＧＦＥＴ Ｔ
ｓ、 Ｎ−ＩＧＦＥＴ Ｔ、で構成されたインバータの
出力からＰ−ＩＧＦＥＴ ”ｒ３． Ｎ−ＩＧＦＥＴ
Ｔ４で構成されたインバータの入力への信号線が切断さ
れた場合を示す回路図、第４図はそのタイムチャートで
ある。
ｓ、 Ｎ−ＩＧＦＥＴ Ｔ、で構成されたインバータの
出力からＰ−ＩＧＦＥＴ ”ｒ３． Ｎ−ＩＧＦＥＴ
Ｔ４で構成されたインバータの入力への信号線が切断さ
れた場合を示す回路図、第４図はそのタイムチャートで
ある。
ＲＡＭテスト信号ＴＥＳＴを接地電位とし、制御１８号
Ｗ眠アドレス信号ＡによりスタティックＲＡＭセルにデ
ータを書込むのは第２図と同様である。その後、時刻ｔ
１に制御信号１ｆＲをＶｃｃ電位に保ったまま、ＲＡＭ
テスト信号ＴＥＳＴをＶｃｃ電位としデータ線Ｄａｔａ
を接地電位にすると、Ｐ−ＩＧＦＥＴ Ｔ Ｉｏ 。
Ｗ眠アドレス信号ＡによりスタティックＲＡＭセルにデ
ータを書込むのは第２図と同様である。その後、時刻ｔ
１に制御信号１ｆＲをＶｃｃ電位に保ったまま、ＲＡＭ
テスト信号ＴＥＳＴをＶｃｃ電位としデータ線Ｄａｔａ
を接地電位にすると、Ｐ−ＩＧＦＥＴ Ｔ Ｉｏ 。
Ｎ−ＩＧＦＥＴ Ｔ ２６が導通状態となり電位Ｖ、が
スタティックＲＡＭセル選択信号線すに現われるのでＮ
−ＩＧＦＥＴ Ｔ ＋ 、 Ｔ２は不完全な導通状態と
なる。
スタティックＲＡＭセル選択信号線すに現われるのでＮ
−ＩＧＦＥＴ Ｔ ＋ 、 Ｔ２は不完全な導通状態と
なる。
第３図の回路においては、点９の電位は容ｆｆ１ｃに蓄
えられた電荷によって供給されているだけである。Ｐ−
ＩＧＦＥＴ Ｔ、が不完全な導通状態であっても、点ａ
に電位を供給するｆｌを動素子がないため、点ａの電位
はＰ−ＩＧＦＥＴ Ｔ ＋のゲート電位がＶ、である時
のＰ−ＩＧＦＥＴ Ｔ 、の実効抵抗Ｒ、、、、と容ｆ
ｆｔｃで定まる時定数Ｒ＋ｅｒｒ”Ｃに応じてビット線
Ｑに現われた接地電位になる。
えられた電荷によって供給されているだけである。Ｐ−
ＩＧＦＥＴ Ｔ、が不完全な導通状態であっても、点ａ
に電位を供給するｆｌを動素子がないため、点ａの電位
はＰ−ＩＧＦＥＴ Ｔ ＋のゲート電位がＶ、である時
のＰ−ＩＧＦＥＴ Ｔ 、の実効抵抗Ｒ、、、、と容ｆ
ｆｔｃで定まる時定数Ｒ＋ｅｒｒ”Ｃに応じてビット線
Ｑに現われた接地電位になる。
ここでＰ−ＩＧＦＥＴ Ｔ３゜とＮ−ＩＧＦＥＴ Ｔ４
゜、 Ｐ−ＩＧＦＥＴＴｌ。とＮＩＧＦＥＴ Ｔ２Ｏが
共に必要である理由説明する。Ｐ−ＩＧＦｅＴ Ｔｙｏ
、 Ｎ−ＩＧＦＥＴ Ｔ２Ｏを単にスイッチと見做した
場合、いずれか一方だけで問題ないのであるが、Ｎ−Ｉ
ＧＦＨＴ Ｔ４゜だけを使用したデバイスではＮ−ＩＧ
ＦＥＴ Ｔ４ｏのゲート電極にＶｃｃが供給されていて
も点すの電位はＶｃｃ−Ｖｔとなる。この電位がトＩＧ
ＦＥＴ Ｔ ｌのゲート電極に供給されると、実動作上
、データ書き込み時、ドライバー１００の出力がＶｃｃ
であっても点ａには（Ｖｃｃ−Ｖ−ｒ ） −Ｖ工しか
供給されず、ＲＡＭへの書き込み不良が想定される。ま
た、テスト時、Ｉ”ｒＧＦＥＴ Ｔ Ｉｏ。
゜、 Ｐ−ＩＧＦＥＴＴｌ。とＮＩＧＦＥＴ Ｔ２Ｏが
共に必要である理由説明する。Ｐ−ＩＧＦｅＴ Ｔｙｏ
、 Ｎ−ＩＧＦＥＴ Ｔ２Ｏを単にスイッチと見做した
場合、いずれか一方だけで問題ないのであるが、Ｎ−Ｉ
ＧＦＨＴ Ｔ４゜だけを使用したデバイスではＮ−ＩＧ
ＦＥＴ Ｔ４ｏのゲート電極にＶｃｃが供給されていて
も点すの電位はＶｃｃ−Ｖｔとなる。この電位がトＩＧ
ＦＥＴ Ｔ ｌのゲート電極に供給されると、実動作上
、データ書き込み時、ドライバー１００の出力がＶｃｃ
であっても点ａには（Ｖｃｃ−Ｖ−ｒ ） −Ｖ工しか
供給されず、ＲＡＭへの書き込み不良が想定される。ま
た、テスト時、Ｉ”ｒＧＦＥＴ Ｔ Ｉｏ。
Ｎ１ＧＦＥＴ Ｔ ２０のソース電位に与えられるは、
前述したのと同様の理由で、相補型トランジスタで構成
し、ｖＴによる電位降下を生じないようにする必要があ
る。
前述したのと同様の理由で、相補型トランジスタで構成
し、ｖＴによる電位降下を生じないようにする必要があ
る。
以上説明したように本発明は、スタティックＲＡＭセル
帰還ループテスト時には電源電圧と接地電位の中間電位
をアドレス選択信号線に与えることにより、スタティッ
クＲＡＭセルの帰還ループテストを論理動作により実行
できるので確実な帰還ループテストが実現でき、かつ帰
還ループテストの時間を短縮できる効果がある。
帰還ループテスト時には電源電圧と接地電位の中間電位
をアドレス選択信号線に与えることにより、スタティッ
クＲＡＭセルの帰還ループテストを論理動作により実行
できるので確実な帰還ループテストが実現でき、かつ帰
還ループテストの時間を短縮できる効果がある。
第１図は本発明のスタティックＲＡＭ制御回路の一実施
例のＲＡＭセル正常の場合の回路図、第２図は第１図の
実施例の動作タイミング図、第３図は第１図の実施例の
ＲＡＭセル帰還ループが切断された場合の回路図、第４
図は第３図の回路の動作タイミング図、第５図は従来例
の回路図、第６図は第５図の回路の動作タイミング図、
第７図は第５図の従来のスタティックＲＡＭ回路のＲＡ
Ｍセル帰還ループが切断された場合の回路図、第８図は
第７図の回路の動作タイミング図である。 Ｔ Ｉ、 Ｔ２ 、 Ｔ６．７２（＋、 Ｔ４ｏ＝Ｎ−
ＩＧＦＥＴ、Ｔ３ 、 Ｔ４ 、 Ｔ５ 、 ＴＩ６．
Ｔ３ｏ＝・Ｐ−ＩＧＦＥＴ 。 Ｒ４゜、Ｒ２゜・・・抵抗、 １００．３００−・・ドライバー、 ２０Ｑ、４００ ・・・インバータ、 ＴＥＳＴ−ＲＡ Ｍテスト信号、 Ｄａｔａ・・・データ線、 ＷＲ・−−−−・制御信号、 Ｑ、Ｑ−・・ビット線、 Ａ・・・アドレス信号 ａ−・・点、 ｂ・・・スタティックＲＡＭセル選択信号線。 ａｅａ 第５図 第６図
例のＲＡＭセル正常の場合の回路図、第２図は第１図の
実施例の動作タイミング図、第３図は第１図の実施例の
ＲＡＭセル帰還ループが切断された場合の回路図、第４
図は第３図の回路の動作タイミング図、第５図は従来例
の回路図、第６図は第５図の回路の動作タイミング図、
第７図は第５図の従来のスタティックＲＡＭ回路のＲＡ
Ｍセル帰還ループが切断された場合の回路図、第８図は
第７図の回路の動作タイミング図である。 Ｔ Ｉ、 Ｔ２ 、 Ｔ６．７２（＋、 Ｔ４ｏ＝Ｎ−
ＩＧＦＥＴ、Ｔ３ 、 Ｔ４ 、 Ｔ５ 、 ＴＩ６．
Ｔ３ｏ＝・Ｐ−ＩＧＦＥＴ 。 Ｒ４゜、Ｒ２゜・・・抵抗、 １００．３００−・・ドライバー、 ２０Ｑ、４００ ・・・インバータ、 ＴＥＳＴ−ＲＡ Ｍテスト信号、 Ｄａｔａ・・・データ線、 ＷＲ・−−−−・制御信号、 Ｑ、Ｑ−・・ビット線、 Ａ・・・アドレス信号 ａ−・・点、 ｂ・・・スタティックＲＡＭセル選択信号線。 ａｅａ 第５図 第６図
Claims (1)
- 電源電位と接地電位の中間電位を発生する回路と、スタ
ティックＲＡＭの通常動作時には外部のアドレス信号を
、スタティックＲＡＭセル帰還ループテスト時には、前
記中間電位をアドレス選択信号線に与える切換回路を有
するスタティックＲＡＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262299A true JPS62262299A (ja) | 1987-11-14 |
| JPH0668919B2 JPH0668919B2 (ja) | 1994-08-31 |
Family
ID=14420271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105919A Expired - Lifetime JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668919B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144999A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-05-08 JP JP61105919A patent/JPH0668919B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144999A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668919B2 (ja) | 1994-08-31 |
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