JPS62262299A - スタテイツクram制御回路 - Google Patents
スタテイツクram制御回路Info
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- JPS62262299A JPS62262299A JP61105919A JP10591986A JPS62262299A JP S62262299 A JPS62262299 A JP S62262299A JP 61105919 A JP61105919 A JP 61105919A JP 10591986 A JP10591986 A JP 10591986A JP S62262299 A JPS62262299 A JP S62262299A
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- igfet
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- 230000003068 static effect Effects 0.000 title claims abstract description 35
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000008033 biological extinction Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックRAM制御回路に関し、特にスタ
ティックRAMセル帰遷ループテスト回路に関する。
ティックRAMセル帰遷ループテスト回路に関する。
第5図はスタティックRAM回路の従来例の回路図、第
6図はそのタイムチャートである。
6図はそのタイムチャートである。
Pチャネル電界効果トランジスタ(以下、P−fGFE
Tとする)T3、Nチャネル電界効果トランジスタ(以
下、N−IGFETとする)T4で構成されたインバー
タと、P−IGFET T、 、 N−rGFETT6
で構成されたインバータの各々の入力、出力が接続され
、スタティックRAMセルとなり、正電位Vccと接地
電位が供給されている。N−rGFETT、、T2はこ
のスタティックRAMセルへデータを書込む時あるいは
このスタティックRAMセルからデータを読出す時導通
するようにアドレス信号Aによって制御される。
Tとする)T3、Nチャネル電界効果トランジスタ(以
下、N−IGFETとする)T4で構成されたインバー
タと、P−IGFET T、 、 N−rGFETT6
で構成されたインバータの各々の入力、出力が接続され
、スタティックRAMセルとなり、正電位Vccと接地
電位が供給されている。N−rGFETT、、T2はこ
のスタティックRAMセルへデータを書込む時あるいは
このスタティックRAMセルからデータを読出す時導通
するようにアドレス信号Aによって制御される。
次に、第6図の回路の動作タイミングを説明する。
制御信号WRが時刻t、にVcc電位になるとドライバ
ー100.:100を介してデータ115ADataに
現われたVcc電位に応じて、VCC電位がビット、L
i1Qに、接地電位がビット線Qに現われる。そして時
刻t2にアドレス信号AがVcc電位になると、N−r
GFETT、、T2が導通し、P−IGFET T 3
. N−rGFETT4で構成されたインバータの出力
は接地電位に、P−IGFET T 6. N−IGF
ET T、で構成されたインバータの出力はVcc電位
に設定される。その後、時刻L3にアドレス信号Aが接
地電位になり、N−IGFET T、 、 T2が非導
通状態になってもP−IGFET T 3 、 N−T
GFET T 4で構成されたインバータとP−IGF
ET T 、 、 N−IGFET T 6で構成され
たインバータの人力、出力がそれぞれ接続され、帰還ル
ープが形成されているので点9の電位はVcc電位を保
ち続ける。時間T1の時刻t4に制御信号WRを接地電
位、アドレス信号AをVcc電位にすると、N−IGF
ET T、 、 T2が導通しIGFET T3、T4
.T、、T6で構成されたスタティックRAMセルに書
込まれた電位がビットMQ、Qに現われる。T、の期間
ビット線Q、Qを駆動する回路は存在しないのでビット
MQ、Qには制御信号WRがVcc電位となった時の電
位が保たれている。しかしながら、第7図に見られるよ
うにP−IGFET T 、 、 N−IGFET T
6で構成されるインバータの出力からPiGFET
T 3 、 N−IGFET T 4で構成されるイン
バータの入力への信号線が集積回路製造上の問題で切断
されていると第8図のタイムチャートに示す動作となる
。
ー100.:100を介してデータ115ADataに
現われたVcc電位に応じて、VCC電位がビット、L
i1Qに、接地電位がビット線Qに現われる。そして時
刻t2にアドレス信号AがVcc電位になると、N−r
GFETT、、T2が導通し、P−IGFET T 3
. N−rGFETT4で構成されたインバータの出力
は接地電位に、P−IGFET T 6. N−IGF
ET T、で構成されたインバータの出力はVcc電位
に設定される。その後、時刻L3にアドレス信号Aが接
地電位になり、N−IGFET T、 、 T2が非導
通状態になってもP−IGFET T 3 、 N−T
GFET T 4で構成されたインバータとP−IGF
ET T 、 、 N−IGFET T 6で構成され
たインバータの人力、出力がそれぞれ接続され、帰還ル
ープが形成されているので点9の電位はVcc電位を保
ち続ける。時間T1の時刻t4に制御信号WRを接地電
位、アドレス信号AをVcc電位にすると、N−IGF
ET T、 、 T2が導通しIGFET T3、T4
.T、、T6で構成されたスタティックRAMセルに書
込まれた電位がビットMQ、Qに現われる。T、の期間
ビット線Q、Qを駆動する回路は存在しないのでビット
MQ、Qには制御信号WRがVcc電位となった時の電
位が保たれている。しかしながら、第7図に見られるよ
うにP−IGFET T 、 、 N−IGFET T
6で構成されるインバータの出力からPiGFET
T 3 、 N−IGFET T 4で構成されるイン
バータの入力への信号線が集積回路製造上の問題で切断
されていると第8図のタイムチャートに示す動作となる
。
スタティックRAMセルへのデータ書込みは第6図と同
様であるが、P−IGFET T 、 、 N−IGF
ETT6で構成するインバータの出力からP−IGFE
TT3 、 N−IGFET T4で構成するインバー
タの入力への帰還ループが切断されているため点aの電
位は点9に存在する容量Cに貯えられた電荷によって供
給されるだけで、この電荷は時間経過と共に消滅するの
で点aの電位は接地電位となる。
様であるが、P−IGFET T 、 、 N−IGF
ETT6で構成するインバータの出力からP−IGFE
TT3 、 N−IGFET T4で構成するインバー
タの入力への帰還ループが切断されているため点aの電
位は点9に存在する容量Cに貯えられた電荷によって供
給されるだけで、この電荷は時間経過と共に消滅するの
で点aの電位は接地電位となる。
その後アドレス信号AをVcc電位とし、IGFETT
3.T4.T5.T、で構成されるスタティックRAM
セルのデータを読出しても書込んだ内容とは異なるとい
うデータ保持不良となる。
3.T4.T5.T、で構成されるスタティックRAM
セルのデータを読出しても書込んだ内容とは異なるとい
うデータ保持不良となる。
上述した従来のスタティックRAM回路は、このデータ
保持不良を除去するにはスタティックRAMセルにデー
タを書込んだ後所定の時間経過後データを読出しデータ
の変化をテストしていたが、データ書込みからデータ消
滅までの時間は個々の製品によって異なるためデータ保
持状態の時間は一義的に定めることができず、ある製品
の帰還ループ切断は検出できても他の製品に生じた帰還
ループの切断は検出できないという欠点がある。
保持不良を除去するにはスタティックRAMセルにデー
タを書込んだ後所定の時間経過後データを読出しデータ
の変化をテストしていたが、データ書込みからデータ消
滅までの時間は個々の製品によって異なるためデータ保
持状態の時間は一義的に定めることができず、ある製品
の帰還ループ切断は検出できても他の製品に生じた帰還
ループの切断は検出できないという欠点がある。
本発明のスタティックRAM制御回路は、電源電位と接
地電位の中間電位を発生する回路と5スタティックRA
Mの通常動作時には外部のアドレス信号を、スタティッ
クRAMセル帰還ループテスト時には前記中間電位をア
ドレス選択信号線に与える切換回路を有する。
地電位の中間電位を発生する回路と5スタティックRA
Mの通常動作時には外部のアドレス信号を、スタティッ
クRAMセル帰還ループテスト時には前記中間電位をア
ドレス選択信号線に与える切換回路を有する。
したがって、スタティックRAMセルのQ逼ループテス
トを論理動作により実行でき、その結果、確実な帰還ル
ープテストが実現でき、かつテスト時間を短縮できる。
トを論理動作により実行でき、その結果、確実な帰還ル
ープテストが実現でき、かつテスト時間を短縮できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のスタティックRAM制御回路の一実施
例の回路図、第2図はそのタイムチャートである。
例の回路図、第2図はそのタイムチャートである。
本実施例は、第5図の従来回路に、接地と電源電位Vc
cの間に直列接続された抵抗R1゜、R2゜と、インバ
ータ400と、スタティックRAMセル選択信号線すに
接続され、RAMテスト信号TEST。
cの間に直列接続された抵抗R1゜、R2゜と、インバ
ータ400と、スタティックRAMセル選択信号線すに
接続され、RAMテスト信号TEST。
反転信号TESTによって制御されるP−IGFET
T 3゜。
T 3゜。
N−IGFET T4゜と、抵抗R1゜とR2゜の接続
点とスタティックRAMセル選択信号線すの間に接続さ
れ、RAMテスト信号TEST、反転信号TESTによ
って制御さ2”L (+ I’−IGFET T I6
、 N−rGFET T 26 カ付加されて構成さ
れている。
点とスタティックRAMセル選択信号線すの間に接続さ
れ、RAMテスト信号TEST、反転信号TESTによ
って制御さ2”L (+ I’−IGFET T I6
、 N−rGFET T 26 カ付加されて構成さ
れている。
次に、本実施例の動作を第2図のタイムチャートにより
説明する。
説明する。
RAMテスト信号TESTを接地電位とすると、インバ
ータ400の出力はVcc電位となるので、P−IGF
ET T 30とN−TGFET T4oが導通状態と
なり、アドレス信号AがスタティックRAMセル選択信
号線すに現われる。このRAMテスト信号TESTが接
地電位の時の動作は第5図に示す従来回路の動作と同一
であり、第6図に示すと同様の動作でデータ書込みを実
行できる。その後、時刻り、に制御信号WRをVcc電
位に保ったまま、RAMテスト信号T[、STをVcc
電位にし、データ信号Dataを接地電位とする。この
時P−TGFεT T Io 、 N−IGFET T
2゜が導通状態となり、スタティックRAMセル選択
信号線すには が現われ、ビット線Qには接地電位が、ビット線Qニハ
vCC電位が現われティる。N−IGFET T+ 。
ータ400の出力はVcc電位となるので、P−IGF
ET T 30とN−TGFET T4oが導通状態と
なり、アドレス信号AがスタティックRAMセル選択信
号線すに現われる。このRAMテスト信号TESTが接
地電位の時の動作は第5図に示す従来回路の動作と同一
であり、第6図に示すと同様の動作でデータ書込みを実
行できる。その後、時刻り、に制御信号WRをVcc電
位に保ったまま、RAMテスト信号T[、STをVcc
電位にし、データ信号Dataを接地電位とする。この
時P−TGFεT T Io 、 N−IGFET T
2゜が導通状態となり、スタティックRAMセル選択
信号線すには が現われ、ビット線Qには接地電位が、ビット線Qニハ
vCC電位が現われティる。N−IGFET T+ 。
T、のゲート信号は■1になっており、N−IGFET
T、、T2は不完全導通状態になっている。この時点a
の電位v2はN−IGFET T 1 、 P−rFE
T T 3の導通状態によって定まる実効抵抗によっ
て決定され、 である。ここで、R1゜f、はゲート信号の電位がV、
である時のN−IGFET T 、の実効抵抗であり、
R,、、、はP−IGFET T3の実効抵抗である。
T、、T2は不完全導通状態になっている。この時点a
の電位v2はN−IGFET T 1 、 P−rFE
T T 3の導通状態によって定まる実効抵抗によっ
て決定され、 である。ここで、R1゜f、はゲート信号の電位がV、
である時のN−IGFET T 、の実効抵抗であり、
R,、、、はP−IGFET T3の実効抵抗である。
R16。
R7゜を適切に選択するとRAMテスト信号TESTが
Vcc電位になった時、スタティックRAMセルに記憶
させた内容を反転させることなく電位に点aの電位を設
定できる。その後2時刻【2にRAMテスト信号TES
Tを接地電位にし、時刻L3にアドレス信号AをVcc
電位にすれば、スタティックRAMセルに書込んだ内容
を読出すことができる。
Vcc電位になった時、スタティックRAMセルに記憶
させた内容を反転させることなく電位に点aの電位を設
定できる。その後2時刻【2にRAMテスト信号TES
Tを接地電位にし、時刻L3にアドレス信号AをVcc
電位にすれば、スタティックRAMセルに書込んだ内容
を読出すことができる。
第3図は、第1図の回路においてP−IGFET T
s、 N−IGFET T、で構成されたインバータの
出力からP−IGFET ”r3. N−IGFET
T4で構成されたインバータの入力への信号線が切断さ
れた場合を示す回路図、第4図はそのタイムチャートで
ある。
s、 N−IGFET T、で構成されたインバータの
出力からP−IGFET ”r3. N−IGFET
T4で構成されたインバータの入力への信号線が切断さ
れた場合を示す回路図、第4図はそのタイムチャートで
ある。
RAMテスト信号TESTを接地電位とし、制御18号
W眠アドレス信号AによりスタティックRAMセルにデ
ータを書込むのは第2図と同様である。その後、時刻t
1に制御信号1fRをVcc電位に保ったまま、RAM
テスト信号TESTをVcc電位としデータ線Data
を接地電位にすると、P−IGFET T Io 。
W眠アドレス信号AによりスタティックRAMセルにデ
ータを書込むのは第2図と同様である。その後、時刻t
1に制御信号1fRをVcc電位に保ったまま、RAM
テスト信号TESTをVcc電位としデータ線Data
を接地電位にすると、P−IGFET T Io 。
N−IGFET T 26が導通状態となり電位V、が
スタティックRAMセル選択信号線すに現われるのでN
−IGFET T + 、 T2は不完全な導通状態と
なる。
スタティックRAMセル選択信号線すに現われるのでN
−IGFET T + 、 T2は不完全な導通状態と
なる。
第3図の回路においては、点9の電位は容ff1cに蓄
えられた電荷によって供給されているだけである。P−
IGFET T、が不完全な導通状態であっても、点a
に電位を供給するflを動素子がないため、点aの電位
はP−IGFET T +のゲート電位がV、である時
のP−IGFET T 、の実効抵抗R、、、、と容f
ftcで定まる時定数R+err”Cに応じてビット線
Qに現われた接地電位になる。
えられた電荷によって供給されているだけである。P−
IGFET T、が不完全な導通状態であっても、点a
に電位を供給するflを動素子がないため、点aの電位
はP−IGFET T +のゲート電位がV、である時
のP−IGFET T 、の実効抵抗R、、、、と容f
ftcで定まる時定数R+err”Cに応じてビット線
Qに現われた接地電位になる。
ここでP−IGFET T3゜とN−IGFET T4
゜、 P−IGFETTl。とNIGFET T2Oが
共に必要である理由説明する。P−IGFeT Tyo
、 N−IGFET T2Oを単にスイッチと見做した
場合、いずれか一方だけで問題ないのであるが、N−I
GFHT T4゜だけを使用したデバイスではN−IG
FET T4oのゲート電極にVccが供給されていて
も点すの電位はVcc−Vtとなる。この電位がトIG
FET T lのゲート電極に供給されると、実動作上
、データ書き込み時、ドライバー100の出力がVcc
であっても点aには(Vcc−V−r ) −V工しか
供給されず、RAMへの書き込み不良が想定される。ま
た、テスト時、I”rGFET T Io。
゜、 P−IGFETTl。とNIGFET T2Oが
共に必要である理由説明する。P−IGFeT Tyo
、 N−IGFET T2Oを単にスイッチと見做した
場合、いずれか一方だけで問題ないのであるが、N−I
GFHT T4゜だけを使用したデバイスではN−IG
FET T4oのゲート電極にVccが供給されていて
も点すの電位はVcc−Vtとなる。この電位がトIG
FET T lのゲート電極に供給されると、実動作上
、データ書き込み時、ドライバー100の出力がVcc
であっても点aには(Vcc−V−r ) −V工しか
供給されず、RAMへの書き込み不良が想定される。ま
た、テスト時、I”rGFET T Io。
N1GFET T 20のソース電位に与えられるは、
前述したのと同様の理由で、相補型トランジスタで構成
し、vTによる電位降下を生じないようにする必要があ
る。
前述したのと同様の理由で、相補型トランジスタで構成
し、vTによる電位降下を生じないようにする必要があ
る。
以上説明したように本発明は、スタティックRAMセル
帰還ループテスト時には電源電圧と接地電位の中間電位
をアドレス選択信号線に与えることにより、スタティッ
クRAMセルの帰還ループテストを論理動作により実行
できるので確実な帰還ループテストが実現でき、かつ帰
還ループテストの時間を短縮できる効果がある。
帰還ループテスト時には電源電圧と接地電位の中間電位
をアドレス選択信号線に与えることにより、スタティッ
クRAMセルの帰還ループテストを論理動作により実行
できるので確実な帰還ループテストが実現でき、かつ帰
還ループテストの時間を短縮できる効果がある。
第1図は本発明のスタティックRAM制御回路の一実施
例のRAMセル正常の場合の回路図、第2図は第1図の
実施例の動作タイミング図、第3図は第1図の実施例の
RAMセル帰還ループが切断された場合の回路図、第4
図は第3図の回路の動作タイミング図、第5図は従来例
の回路図、第6図は第5図の回路の動作タイミング図、
第7図は第5図の従来のスタティックRAM回路のRA
Mセル帰還ループが切断された場合の回路図、第8図は
第7図の回路の動作タイミング図である。 T I、 T2 、 T6.72(+、 T4o=N−
IGFET、T3 、 T4 、 T5 、 TI6.
T3o=・P−IGFET 。 R4゜、R2゜・・・抵抗、 100.300−・・ドライバー、 20Q、400 ・・・インバータ、 TEST−RA Mテスト信号、 Data・・・データ線、 WR・−−−−・制御信号、 Q、Q−・・ビット線、 A・・・アドレス信号 a−・・点、 b・・・スタティックRAMセル選択信号線。 aea 第5図 第6図
例のRAMセル正常の場合の回路図、第2図は第1図の
実施例の動作タイミング図、第3図は第1図の実施例の
RAMセル帰還ループが切断された場合の回路図、第4
図は第3図の回路の動作タイミング図、第5図は従来例
の回路図、第6図は第5図の回路の動作タイミング図、
第7図は第5図の従来のスタティックRAM回路のRA
Mセル帰還ループが切断された場合の回路図、第8図は
第7図の回路の動作タイミング図である。 T I、 T2 、 T6.72(+、 T4o=N−
IGFET、T3 、 T4 、 T5 、 TI6.
T3o=・P−IGFET 。 R4゜、R2゜・・・抵抗、 100.300−・・ドライバー、 20Q、400 ・・・インバータ、 TEST−RA Mテスト信号、 Data・・・データ線、 WR・−−−−・制御信号、 Q、Q−・・ビット線、 A・・・アドレス信号 a−・・点、 b・・・スタティックRAMセル選択信号線。 aea 第5図 第6図
Claims (1)
- 電源電位と接地電位の中間電位を発生する回路と、スタ
ティックRAMの通常動作時には外部のアドレス信号を
、スタティックRAMセル帰還ループテスト時には、前
記中間電位をアドレス選択信号線に与える切換回路を有
するスタティックRAM制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクram制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105919A JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクram制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62262299A true JPS62262299A (ja) | 1987-11-14 |
JPH0668919B2 JPH0668919B2 (ja) | 1994-08-31 |
Family
ID=14420271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61105919A Expired - Lifetime JPH0668919B2 (ja) | 1986-05-08 | 1986-05-08 | スタテイツクram制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0668919B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144999A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-05-08 JP JP61105919A patent/JPH0668919B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144999A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0668919B2 (ja) | 1994-08-31 |
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