JPS62260280A - Arithmetic processing unit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば画像処理を行うための演算処理装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an arithmetic processing device for performing image processing, for example.
本発明は演算処理装置に関し、係数記憶回路の出力を乗
算器の２つの入力にそれぞれ供給できるようにすること
によって、２乗演算等を容易に実行することができるよ
うにしたものである。The present invention relates to an arithmetic processing device that allows the output of a coefficient storage circuit to be supplied to two inputs of a multiplier, thereby making it possible to easily perform squaring operations and the like.
本願出願人は先に、画像処理に通用できるディジタル信
号処理装置（特開昭５８−２１５８１３号公報参照）を
提案した。The applicant of the present application previously proposed a digital signal processing device (see Japanese Patent Laid-Open No. 58-215813) that can be used for image processing.
すなわち第４図はその装置の概略を説明するもので、図
において（２１）は入力端子、（２２）は人出力制御（
ＩＯＣ）糸、（２３）は入力角像メモリ（ＶＩＭ）糸、
（２４）は信号処理（Ｐ Ｉ Ｆ）系、（２５）は７’
）’Ｌ／、２．生成（ＰＶＰ）系、（２６）は出力角像
メモリ （ＶＩＭ）糸、（２７）は主制御（ＴＣ）糸、
（２８）は出力端子である。That is, Fig. 4 explains the outline of the device. In the figure, (21) is the input terminal, and (22) is the human output control (
IOC) thread, (23) is input angular image memory (VIM) thread,
(24) is a signal processing (PIF) system, (25) is a 7'
)'L/, 2. generation (PVP) system, (26) is the output angular image memory (VIM) thread, (27) is the main control (TC) thread,
(28) is an output terminal.
この装置において、入力端子（２１）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がＩＯＣ糸（２２）に供給され、Ａ
Ｄ変換等により所定のディジタルデータに変換されてＶ
ＩＭ系（２３）に書込まれる。In this device, an analog video signal from a video camera (not shown) or the like is supplied to an input terminal (21). This video signal is fed to the IOC thread (22) and
V converted into predetermined digital data by D conversion etc.
Written to the IM system (23).
なおＩＯＣ系（２２）からディジタルデータ以外にもク
ロック、支配モードｆ？１号、アドレス、書込制御信号
等の外側からＶＩＭ糸（２３）を制御する信号が供給さ
れている。In addition to digital data, the IOC system (22) also receives clock and control mode f? Signals for controlling the VIM thread (23) are supplied from the outside, such as No. 1, address, and write control signals.
またこのＶＩＭ系（２３）に、ＰＶＰ系（２５）から処
理を行うディジタルデータのアドレス、書込制御、続出
モード、データセレクト等の内側からＶＩＭ系（２３）
を制御する信号が供給され、このアドレスのデータがＰ
ＩＦ糸（２４）と相互に転送されて処理が行われる。さ
らにＰＩＰ系（２４）で処理されたデータがＶＩＭ系（
２６）に供給され、このＶＩＭ系（２６）にｐｖｐ系（
２５）からのアドレス等が供給される。これによって処
理されたディジタルデータがＶＩＭ系（２６）に書込ま
れる。In addition, to this VIM system (23), the address of digital data to be processed from the PVP system (25), write control, successive mode, data selection, etc. are input from inside the VIM system (23).
A signal is supplied to control the address, and the data at this address is
The thread is mutually transferred to the IF thread (24) and processed. Furthermore, the data processed by the PIP system (24) is transferred to the VIM system (
26), and this VIM system (26) is supplied with the pvp system (
25) is supplied with the address, etc. The digital data processed thereby is written to the VIM system (26).
さらにこのＶＩＭ系（２６）にもｉｏｃ糸（２２）から
のアドレス等が供給され、これによって続出されたディ
ジタルデータが１０Ｃ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ信号に変換されて出力
端子（２日）に取出される。Furthermore, this VIM system (26) is also supplied with the address etc. from the IOC thread (22), and the resulting digital data is supplied to the 10C system (22), where it is converted into a predetermined analog video signal by DA conversion etc. It is converted and taken out to the output terminal (2 days).
なおＴＣ系（２７）からは、各基（２２）〜（２６）に
対してそれぞれモード、方式等の指定信号やクロック信
号、さらに後述するマイクロプログラムの書替のための
プログラムデータ等が供給される。The TC system (27) supplies designation signals such as modes and methods, clock signals, and program data for rewriting the microprogram, which will be described later, to each of the groups (22) to (26). Ru.
またＩＯＣ系（２２）からＰＶＰ系（２５）へ処理すべ
きフレームの開始信号が供給されると共に、ＰＶＰ系（
２５）からＩＯＣ系（２２）へ処理の終了信号が供給さ
れる。In addition, a start signal of a frame to be processed is supplied from the IOC system (22) to the PVP system (25), and the PVP system (
25) supplies a processing end signal to the IOC system (22).
このようにして入力端子（２１）に供給されたビデオ信
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独ケのマイクロプログラムで制御を行うことがセきる
ので、各基ごとのソフトウェアの負担が少なく、Ｗｉ単
なプログラムで晶速の処理を行うことができる。これに
よっζ例えばビデオ信号をリアルタイムで処理すること
も口Ｊ能になっている。In this way, the video signal supplied to the input terminal (21) is digitally processed and taken out to the output terminal (28), but according to the above-mentioned device, the functions necessary for processing are provided in each system. (22) to (26), each group (
22) to (26) can be provided with independent control circuits and each can be controlled by its own microprogram, so there is less burden on the software for each unit, and the crystal speed can be processed with a simple Wi program. It can be performed. This makes it possible, for example, to process video signals in real time.
そして上述の装置において、処理の内容はＰＩＰ糸（２
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。In the above-mentioned device, the processing content is PIP thread (2
4) etc. is determined by the microprogram. Therefore, by rewriting these microprograms, the contents of processing can be changed.
すなわち第５図はＰＩＦ糸（２４）の大略の構成をボし
、このＰＩＰ系（２４）は実際には多数（例えば６０１
固）の処理プロセッサ部（３０）が並列に設けられて形
成されるが、図ではその内の２（固（３０ａ ）（３０
ｂ ）のみが示されている。この図において、ＶｒＭ系
（２３）または（２６）からのディジタルデータは各プ
ロセッサ部（３０ａ ） （３０ｂ ） ・・・ご
とに設けられた入力レジスタ（ＦＲＡ） （３］ａ）
（３１ｂ ） ・・・に供給されると共に、これらの
レジスタはＰＶＰ系（２５） ニよ、てＶＩＭ糸（２３
）（２６）の続出アドレスに合わせて制御され、各プロ
セッサ部ごとに必要な所定量のデータが記憶される。In other words, FIG. 5 shows the general structure of the PIF thread (24), and this PIP thread (24) actually consists of a large number (for example, 601
The processor units (30) of the hard drive (hardware) are provided in parallel, but in the figure, two of them (hardware (30a)) (30
Only b) is shown. In this figure, digital data from the VrM system (23) or (26) is input to an input register (FRA) provided for each processor section (30a) (30b) (3]a)
(31b) ..., and these registers are supplied to the PVP system (25).
) (26), and a predetermined amount of data required for each processor section is stored.
これらのレジスタ（３１ａ ） （３１ｂ ） ・
・・に書込まれたデータがそれぞれ演算部（３２ａ ）
（３３ａ ） 。These registers (31a) (31b)
The data written in... are respectively processed by the calculation section (32a).
(33a).
（３２ｂ ） （３３ｂ ） ・・・に供給される
。そしてこれらの演算部にはそれぞれ加減算器、乗算器
及び係数メモリ、データメモリ共が設けられ、制御部＜
３４ａ ） （３４ｂ ） ・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行うゆさら
にこの演算結果は演算部（３３ａ ） （３３ｂ ）
・・・に得られ、この演算部（３３ａ ） （３
３ｂ ） ・・・がｐｖｐ系（２５）によってＶＩＭ
系（２３） （２６）の身体アドレスに合わせて制御
され、演算結果がＶＩＭ系（２３） （２６）の所望
部に書込まれる。(32b) (33b) ... is supplied. Each of these arithmetic units is provided with an adder/subtractor, a multiplier, a coefficient memory, and a data memory, and the control unit <
34a ) (34b) . . . performs linear and nonlinear data conversion calculations according to control signals from the controllers 34a ) (34b) .
... is obtained, and this calculation section (33a) (3
3b) ... is VIM by the pvp system (25)
It is controlled according to the body addresses of the VIM systems (23) and (26), and the calculation results are written to desired parts of the VIM systems (23) and (26).
そし°ζこの場合に、制御部（３４ａ ） （３４ｂ
） ・・・からの制御信号はマイクロプログラムメ
モリ（ＭＰＭ）（３５ａ）（３５ｂ） ・・・に書込
まれたマイクロプログラムに従って形成される。そこで
このＭＰＭ （３５ａ ） （３５ｂ ） ・・・
をいわゆるＲＡＭ構成とし、このＭＰＭ （３５ａ）
（３５ｂ） ・・・に変更部（３６ａ ） （３
６ｂ ） ・・・を通じて１゛Ｃ系（２７）からのマ
イクロプログラムを書込むことにより、マイクロプログ
ラムを書替で処理の内容を変更することができる。In this case, the control units (34a) (34b
) . . . control signals are formed according to microprograms written in microprogram memories (MPM) (35a) (35b) . So this MPM (35a) (35b)...
is a so-called RAM configuration, and this MPM (35a)
(35b) Changed part (36a) (3
6b) By writing the microprogram from the 1'C system (27) through..., the contents of the process can be changed by rewriting the microprogram.
とごろで上述の装置において、いわゆる球体画像のシェ
ーディング処理を行う場合には、光源の単位ベクトルと
画像の表面の法線ベクトルとの内偵を計算してその点の
明るさとする。その場合に表面の法線ベクトルを得るた
めにはいわゆるルックｒツブテーブル（ＬＵＴ）処理や
係数の２乗演算等を行う必要が、ｂる。そこで上述のＰ
ＩＰ系（２４）を構成する各処理プロセッサ部（３０）
の演像部（３２） （３３）には、２来演算を行うた
めの構成が設けられる。In the above-mentioned apparatus, when performing shading processing on a so-called spherical image, the brightness of that point is determined by calculating the internal value of the unit vector of the light source and the normal vector of the surface of the image. In this case, in order to obtain the normal vector of the surface, it is necessary to perform so-called look-up table (LUT) processing, square calculation of coefficients, and the like. Therefore, the above P
Each processing processor unit (30) that constitutes the IP system (24)
The imaging units (32) and (33) are provided with a configuration for performing two-fold calculations.
すなわち第３図は従来の演算部の要部の構成であって、
ＦＲＡ（３１）からのデータとワークメモリ （４１）
からのデータとが選択器（４２）で選択されて乗算器（
４３）の一方の入力に供給され、この乗算器（４３）の
他方の入力には係数メモリ （４４）からのデータが供
給される。さらにこの乗算器（４３）の出力データが論
理演算回路（ＡＬＵ）（４５）の一方の入力に供給され
、この出力データが上述のワークメモリ （４１）に供
給されると共に、レジスタ（４６）を介してＡＬＵ（４
５）の他方の入力に供給される。In other words, FIG. 3 shows the configuration of the main parts of the conventional calculation section,
Data from FRA (31) and work memory (41)
is selected by the selector (42) and sent to the multiplier (
43), and the other input of this multiplier (43) is fed data from a coefficient memory (44). Furthermore, the output data of this multiplier (43) is supplied to one input of an logic arithmetic unit (ALU) (45), and this output data is supplied to the above-mentioned work memory (41) and also to the register (46). ALU (4
5) is supplied to the other input.
従ってこの装置において係数の２乗演算を行う場合には
、係数メモリ （４４）からの係数を乗算器（４３）、
八ＬＵ（４５）を通じてワークメモリ （４１）に供給
し、次にワークメモリ （４１）からのデータを選択ｗ
Ｉ（４２）を通じて乗算器（４３）の一方の入力に供給
すると同時に係数メモリ （４４）からの係数を乗算器
（４３）の他方の入力に供給し、得られた積（係数の２
東値）をＡＬＵ（４５）を通じて出力する。Therefore, when performing a coefficient square operation in this device, the coefficients from the coefficient memory (44) are transferred to the multiplier (43),
8 LUs (45) to the work memory (41), and then select data from the work memory (41) w
At the same time, the coefficients from the coefficient memory (44) are supplied to the other input of the multiplier (43) through I (42), and the resulting product (2
East Price) is output through the ALU (45).
このようにして２乗演算が行われる。In this way, the square calculation is performed.
しかしながらこの装置におい°ζ、演算の中間処理のた
めにワークメモリ （４１）を用いることは、アドレス
の生成等の処理が複雑になり、これによって演算効率が
低トし°ζしまうおそれがあった。However, in this device, using the work memory (41) for intermediate processing of calculations complicates processing such as address generation, which may reduce calculation efficiency. .
以上述べたように従来の技術では、例えばＬＵＴ処理に
おいて係数の２來演算を行う場合に演算効率が良くない
などの問題点があった。As described above, the conventional technology has problems such as poor calculation efficiency when performing quadratic calculations of coefficients in LUT processing, for example.
（問題点を解決するための手段）
本発明は、乗算器（３）と係数記憶回ＶＩＩ（４１とか
ら成り、上記係数記憶回路の出力を１−記乗算器の２つ
の入力のそれぞれに供給できるようにした演算処理装置
である。(Means for Solving the Problems) The present invention comprises a multiplier (3) and a coefficient storage circuit VII (41), and supplies the output of the coefficient storage circuit to each of the two inputs of the multiplier. It is an arithmetic processing device that can perform
これによれば、係数記憶回路の出力を乗Ｗ−器の２つの
入力のそれぞれに供給する通路を設けたことによって、
ＬＵＴ処理等における係数の２乗演算等を極めて容易に
行うことができる。According to this, by providing a path for supplying the output of the coefficient storage circuit to each of the two inputs of the W-multiplier,
Calculation of the square of coefficients in LUT processing and the like can be performed extremely easily.
第１図において、ＦＲＡ（３１）からのデータとワーク
メモり（１）からのデータと後述するレジスタ（５）か
らのデータとが選択器（２）で選択されて乗算器（３）
の一方の入力に供給され、この乗算器（３）の他方の入
力には係数メモリ（４）からのデータが供給される。ま
た係数メモリ（４）からのデータがレジスタ（５）に供
給される。さらに乗算器（３）の出力データが論理演算
回路（ＡＬＵ）＋（Ｓ）の一方の入力に供給され、この
出力データが上述のワークメモリ＋１１に供給されると
共に、レジスタ（７）を介してＡ Ｌ ｔＪ １６）の
他方の入力に供給される。なおレジスタ（５）は逆側の
通路に設けてもよい。In FIG. 1, data from the FRA (31), data from the work memory (1), and data from a register (5), which will be described later, are selected by a selector (2) and sent to a multiplier (3).
, and the other input of this multiplier (3) is fed data from a coefficient memory (4). Data from the coefficient memory (4) is also supplied to the register (5). Furthermore, the output data of the multiplier (3) is supplied to one input of the logic operation circuit (ALU) + (S), and this output data is supplied to the above-mentioned work memory +11 and is also sent via the register (7). A L tJ 16). Note that the register (5) may be provided in the opposite passage.
そしてこの装置において係数の２乗演算を行う場合には
、係数メモ１月４）からの係数をレジスタ（５）に供給
し、次にレジスタ（５）からのデータを選択器（２）を
通じて乗算器（３）の一方の入力に供給すると同時に係
数メモリ（４）からの同じ係数を乗算器（３）の他方の
入力に供給し、得られた積（２乗値）をＡＬＵ（６）を
通じて出力する。When performing a coefficient square operation in this device, the coefficient from the coefficient memo (January 4) is supplied to the register (5), and then the data from the register (5) is multiplied through the selector (2). At the same time, the same coefficient from the coefficient memory (4) is supplied to the other input of the multiplier (3), and the resulting product (squared value) is sent through the ALU (6). Output.
このようにして係数の２乗演算が行われる。In this way, the square calculation of the coefficients is performed.
従ってこの装置によれば、係数メモリ（４）の出力を乗
Ｗ″ｍ（３１の２つの入力の両方に供給できるようにし
ているので、２乗演算を極めて容易に行うことができる
。これによって例えばＬＵＴ処理における係数の２乗演
算あるいは係数同士の乗算等を任意に行うことができ、
演算効率を極めて高くすることができる。Therefore, according to this device, since the output of the coefficient memory (4) can be supplied to both of the two inputs of the power W″m (31), the square calculation can be performed extremely easily. For example, it is possible to arbitrarily perform squaring of coefficients or multiplication of coefficients in LUT processing.
Computation efficiency can be made extremely high.
さらに第２図に十述の装置を従来技術で述べたディジタ
ル信号処理装置のＰＩＰ系（２４）の演算部（３２）
（３３）に通用した場合の具体例を不す。Furthermore, FIG. 2 shows the arithmetic section (32) of the PIP system (24) of the digital signal processing device described in the prior art.
A specific example of the case where (33) is applicable is not provided.
１なわち図において、ＰＩＰの演算部はＡバート、Ｂパ
ートの２系統から成っている。２系統はそれぞれ係数メ
モリ、ワークメモリ、乗算器、八Ｌ Ｕ、レジスタから
成り（Ｍ号処理、画像処理を行うために必要な基本的演
算を効率よく処理できるように設計しである。1, that is, in the figure, the PIP calculation section consists of two systems, an A part and a B part. Each of the two systems consists of a coefficient memory, a work memory, a multiplier, eight LUs, and a register (designed to efficiently process the basic operations required for M-number processing and image processing).
係数メモリ八ＣＭ、Ｂ ＣＭはそれぞれ１０２４Ｘ １
６ｂｉ ｔで、ＴＣ系（２７）からＰＩＦのプログラム
・チェンジ部（３６）を経てメモリの内容を入換えるこ
とができる。しかし、ＰＩＦ側からは読み出すことしか
できない、係数メモリは処理に必要な係数などをしまう
のに使われる０例えば、ディジタル・フィルタの係数と
か、ＦＦＴのｓｉｎ 、 ｃｏｓ値など、Ａ ＣＭとＲ
ＣＨのアドレスは共通である。しかし、八ＣＭ、 Ｂ
ＧＭの内容は独立にＴＣ側から入力できるので問題ない
。Ａ ＣＭからの出力は＾Ｉ ＭＩＸ、又は＾Ｉ ＲＥ
Ｇのいずれかに入る。Ｂ ＣＭからの出力もＢＩ ＭＵ
Ｘ。Coefficient memory 8 CM and B CM are each 1024×1
With 6 bits, the contents of the memory can be replaced from the TC system (27) through the PIF program change section (36). However, it can only be read from the PIF side.The coefficient memory is used to store coefficients necessary for processing.For example, digital filter coefficients, FFT sin and cos values, ACM and R.
The CH addresses are common. However, eight commercials, B
There is no problem because the contents of the GM can be input independently from the TC side. The output from A CM is ^I MIX or ^I RE
Enter either G. The output from B CM is also BI MU.
X.
又はＢＩ Ｒ１！Ｇのいずれかに入る。＾ｌ ＲＥＧと
ＢＩ ＲＥＧの内容は次のＣＬＫでそれぞれの出力側に
出る。Or BI R1! Enter either G. ^l The contents of REG and BI REG appear on their respective outputs at the next CLK.
乗算器Ａ ＭＰＹ 、 Ｂ ＭＰＹは１６ｂｉｔ Ｘ
１６ｂｉｔパラレル乗算器である。 Ａ ＭＰＹの入力
ＸにはΔＩ ＭＩＩＸで選択されたＡ ＣＭの出力値か
、Ａ ＡＬＵの出力値が、入力ＹにはＡ２ ＭＵＸテ選
択されりＡ１１？ＥＧ、 ＰＬ ＲＥＧ。Multipliers A MPY and B MPY are 16 bits
It is a 16-bit parallel multiplier. The input X of the A MPY is the output value of the A CM selected by ΔI MIIX, or the output value of the A ALU, and the input Y is the A2 MUX selected. EG, PL REG.
Ａ６ ＲＥＧ、 Ｂ７ ＲＥＧ、 Ｆ ＲＡの出力値の
１つが、それぞれ入力する。 ＰＬ ＲＥＧはマイクロ
プログラム中のＰＬ値をしまうレジスタである。＾ｅ
ＲＥＧ、 Ｂ７ Ｉ？ＥｃはそれぞれワークメモリＡ
ＴＭ、Ｂ ＴＭの出力をしまうレジスタである。 ＦＲ
Ａ （３１）はＰＩＦ外の別のプロセッサ（ＰｖＰ系（
２５）ＴＣ系（２７） ） ニコントロールされる構造
口Ｊ変のシフトレジスタ群で、ＰＩＦの外部入力ボート
である。構造は処理に応じ変えられ、必要に応じシフト
することができる。乗算器の出力は３２ｂｉｔでＭ Ｓ
８１６ｂｉｔ 。One of the output values of A6 REG, B7 REG, and FRA is input respectively. PL REG is a register that stores the PL value in the microprogram. ＾e
REG, B7 I? Ec is work memory A
TM, B These are registers that store the output of TM. F.R.
A (31) is another processor outside PIF (PvP system (
25) TC system (27)) A group of shift registers with a J-shaped structure that is controlled by J, and is an external input port for the PIF. The structure is process dependent and can be shifted as needed. The output of the multiplier is 32 bits and M S
816bit.
Ｌ Ｓ Ｂ １６ｂｉｔを別のサイクルで取出すことが
できる。Ｌ Ｓ Ｂ １６ｂｉｔを入力Ｙから取出すこ
ともできる。＾ｌ ＲＥＧは＾ＣＭの内容を２来したり
、異なる内容同士を掛算することができるように用意し
た。The LSB 16 bits can be taken out in another cycle. LS B 16 bits can also be taken out from input Y. ^l REG has been prepared so that it is possible to multiply the contents of a CM by two or to multiply different contents.
ＢパートもＢ２ ＭＵＸでＰＬ ＲＥＧの出力値を選択
できない以外は全く同じである。ＦＲＡは２ボートなの
でＡパート、Ｂバートから同時に同じデータを読み出湯
ことができる。Part B is also exactly the same except that the output value of PL REG cannot be selected using B2 MUX. Since FRA has two boats, the same data can be read out from Part A and Part B at the same time.
Ａ ＡＬＵとＢ ＡＬＵは１６ｂｉ ｔの論理演算回路
で加減算や論理和、論理積などの論理演算を行える。The A ALU and the B ALU are 16-bit logical operation circuits that can perform logical operations such as addition and subtraction, logical sum, and logical product.
Ａ ＡＬＵ （７）入力はＡ ＭＰＹの出力、Ａ２ Ｍ
ＩＸ（７）選択出力、Ａ２ ＲＵＧの出力、＾３ ＲＥ
Ｇの出力のうちの１つである会１３ ＡＬＵの入力もＢ
ＭＰＹの出力、８２ ＭＵＸの選択出力・８２ ＲＥ
Ｇの出力、８３ ＲＥＧの出力のうち１つである一ＭＵ
Ｘの選択は正確にはいづれか１つ、あるいは全く選択せ
ずの何れかである。Ａ２ ＲＩ！ＧとＢ２ Ｒ１１！Ｇ
はＡ ＭＰＹとＢ ＭＰＹのそれぞれが１以上の入力デ
ータの掛算ができないため用意した。すなわち、いま係
数１．５をｌ” ＲＡからの入力データに掛ける場合、
乗算器では０．５と入力の掛算を行い、同時にデータを
＾２ＲＦ、ＧあるいはＢ２ ＲＥＧに迂回させることに
より、１以上の係数の掛算を行える。 Ａ３ ＲＥＧと
８３ ＲＥＧはＡパートとＢバートを結ぶ重要なバスで
ある。A ALU (7) Input is A MPY output, A2 M
IX (7) selection output, A2 RUG output, ^3 RE
The input of ALU 13, which is one of the outputs of G, is also B
MPY output, 82 MUX selection output/82 RE
Output of G, one MU which is one of the outputs of 83 REG
The selection of X is exactly one, or none at all. A2 RI! G and B2 R11! G
was prepared because A MPY and B MPY cannot each multiply input data of 1 or more. In other words, if we now multiply the input data from l''RA by a coefficient of 1.5,
The multiplier multiplies the input by 0.5 and simultaneously routes the data to ^2RF, G or B2 REG, thereby allowing multiplication by a coefficient of 1 or more. A3 REG and 83 REG are important buses that connect Part A and Part B.
たとえばディジタルフィルタの積相演算をＡ、 ８両
パートに分は処理し、最後に１つにまとめる時用いる。For example, it is used to process the product phase calculation of a digital filter into both parts A and 8, and then combine them into one at the end.
Ａ ＡＬＵの出力はＡ４ ＭＩＸ、 Ａｔ ＭＵＸ、
Ｂ３ ＲＥＧに行＜、ＢＡＬＩＩの出力は８４ ＭＩ
ＪＸ、 ＢＩ ＭｔｌＸ、 Ａ３ ＲＥＧに行く、＾４
ＭＵＸテＡ ＡＬＩＩ 、 ＩＮ ＲＥＧＳＦ ＲＡ
（７）出力を選択する。A ALU output is A4 MIX, At MUX,
B3 REG line <, BALII output is 84 MI
JX, BI MtlX, A3 Go to REG, ^4
MUXTEA ALII, IN REGSF RA
(7) Select output.
ＩＮ ｌ？ＥＧは外部入力ボートの１つである。Ａ４
ＭＵＸで選択された出力はＡ４ ＲＥＧ、 ０ＵＴＩ
ＲＦ、Ｇ、０ＩＩＴ２ ＲＵＧ及びＢ４ ＭＵＸに行＜
、 Ａ４ ＲＦ、Ｇは主としてづ−クメモリ＾ＴＨの
入力をしまうのに用いる。 ０ＵＴＩ ＲＥＧと０ＵＴ
２ ＲＥＧはＰＩＦの出力ボートである。これらには独
立にデータをセットできるようコントロールされζいる
。 ８４ ＭＩＩＸはＢ ＡＬＵ 、 Ａ４ ＭＩＸＳ
ＣＡＬＵ （７）出力を選択する。IN l? EG is one of the external input ports. A4
The output selected by MUX is A4 REG, 0UTI
Go to RF, G, 0IIT2 RUG and B4 MUX<
, A4 RF, G are mainly used to store the input of the memory TH. 0UTI REG and 0UT
2 REG is the output port of PIF. These are controlled so that data can be set independently. 84 MIIX is B ALU, A4 MIXS
CALU (7) Select output.
＾４ ＲＥＧと八５ ＲＵＧの出力は選択され、Ａ Ｔ
Ｍ、八６１？ＥＧ。^4 REG and 85 RUG outputs are selected and A T
M, 861? E.G.
＾？ ＲＨＧにしまわれる。もちろん、３つの中のいず
れかにしまっζもよい、＾ＴＭの入出力は双方向で、へ
律から出力する場合は＾４ ）ＩＥＧ、＾５ ＲＥＧの
出力は選択されず、＾ＴＭの出力はＡ５賛ＥＧ、八６
ＲＥＧ、＾７ ＲＥＧにしまわれる。 Ａ５ ）ＩＥＧ
はＡ ＴＨのアドレス内容をずらず時役立つ。具体的に
はディジタル・フィルタの遅延処理を効率的に行える。^? It is stored in RHG. Of course, it is also possible to choose one of the three. ^TM input/output is bidirectional, and when outputting from the heritism, ^4) IEG, ^5 REG output is not selected, and ^TM output is selected. is A5 pro EG, 86
REG, ^7 Stored in REG. A5) IEG
is useful when changing the address contents of ATH. Specifically, delay processing of digital filters can be performed efficiently.
Ａ７ ＲＥＧはＡバートのデータをＢパートに送るた
めのレジスタである。A7 REG is a register for sending data of A part to B part.
八’／ ＲＥＧの出力はＢパートの８２ ＭｔｌＸに行
く。Ａパートでデータを２乗し、そのデータにＢバート
である値を掛けるシェーディング処理に有効である。The output of 8'/REG goes to 82 MtlX of the B part. This is effective for shading processing in which data is squared in the A part and multiplied by a certain value in the B part.
Ｂバートも同様なので省略する。B-vert is also the same, so it will be omitted.
Ｃ＾１．Ｕは演算部と制御部との中間に位置する。C^1. U is located between the calculation section and the control section.
＾３ ＭＩＩＸで選択されたデータはＣＡｌ、Ｕに入力
され、ＣＡＬＩＩで演算された値はＣＭ ＲＥＧＳＴＭ
ＲＥＧ、、ＶＥＣＴ ＲＥＧ。^3 The data selected by MIIX is input to CAl and U, and the value calculated by CALII is CM REGSTM
REG,, VECT REG.
８４ ｎＩＪＸニ送られる。 ＣＡＬＵは、Ａ ＡＬＵ
、 Ｂ ＡＬｔｌと同じ演算島能を持つ、 ＣＭ Ｒ
ＵＧは係数メモリＡ ＣＭ、Ｂ ＣＭのアドレスをしま
うレジスタである。 ＴＶＩ ＲＵＧはワークメモリＡ
ＴＭ、Ｂ ＴＨのアドレスをしまうレジスタである。84 nIJX is sent. CALU is ALU
, B CM R has the same computational capabilities as ALtl.
UG is a register that stores addresses of coefficient memories ACM and BCM. TVI RUG is work memory A
This is a register that stores the addresses of TM, BTH.
ＶＥＣＴ ＲＥＧは制御部のプログラムコントローラ（
ＰＲＧＣＮＴ）で使う、プログラムのループ回数やジャ
ンプ先をボす値をしまうレジスタである。 ８４ Ｍｔ
ｌＸへのパスにより、ＣＡＬｔｌの演算結果を処理部に
戻すことができる。これによりＣＡＬＵを＾＾Ｌｌｌ
、 Ｂ ＡＬＵの補助として使うこともできる。VECT REG is the program controller (
PRGCNT) is a register used to store the number of program loops and the value that skips the jump destination. 84 Mt.
The path to lX allows the calculation result of CALtl to be returned to the processing unit. This makes CALU ^^Lll
, B It can also be used as an auxiliary ALU.
ＣＭ ＲＥＧ、 ＴＭ ＲＥＧにより処理部のデータを
係数メモリやワークメモリのアドレスとして使えるので
ルックアップテーブル処理に役立つ、ＦＦＴ処理を使う
場合、バタフライ演算をＡ ＭＰＹ 、＾＾Ｌｔｌ 。CM REG and TM REG allow processing unit data to be used as coefficient memory and work memory addresses, which is useful for look-up table processing.When using FFT processing, butterfly operations are performed using AMPY, ^^Ltl.
ＲＭＰＹ ＳＢ ＡＬＵなどを使って行い、データのあ
る八ＴＭ、Ｂ ＴＨのアドレスと係数（ｓｉｎ ｒ ｃ
ｏｓ ）のあるＡ ＣＬ Ｂ ＧＭのアドレスをＣＡｌ
、［１を使って計算する。バラフライ演算を行う時、実
数部をＡパートで、虚数部をＢパートで処理する。同時
に実数部、虚数部の演算を行えるので、データと係数の
アドレスシング処理の負担を軽減できる。全体の処理効
果を商め、高速化できる。これは処理部がＡパートとＢ
バートの２系統ある効果である。 ＴＭ ＩＩＥＧ。This is done using RMPY SB ALU etc., and the addresses and coefficients (sin r c
CAL the address of the ACL B GM with
, [Calculate using 1. When performing a butterfly operation, the real part is processed in the A part and the imaginary part is processed in the B part. Since the real and imaginary parts can be calculated simultaneously, the burden of addressing data and coefficients can be reduced. The overall processing effect can be improved and the speed can be increased. This means that the processing section is part A and part B.
This is an effect that has two types of Bart. TM IIEG.
ＣＭ ＲＩ’、Ｇは４つのレジスタから成り、ＣＡＬｔ
ｌで同じアドレスを何回も計算する必要がなく、ＣＡＬ
Ｕの効率を高めている。CM RI', G consists of four registers, CALt
There is no need to calculate the same address many times with CAL.
It increases the efficiency of U.
なお、この例では具体的な回路基板の大きさ等の物理的
な制約によってＡ、Ｂパートがアンバランスになってい
るが、これらは左右対称に回路を構成してもよい。Note that in this example, the A and B parts are unbalanced due to physical constraints such as the size of the specific circuit board, but the circuits may be configured symmetrically between the A and B parts.
この発明によれば、係数記憶回路の出力を乗算器の２つ
の入力のそれぞれに供給する通路を設けたごとによって
、ＬＵＴ処理等における係数の２来演算等を極め°ζ容
易に行うことができるようになった。According to the present invention, by providing a path for supplying the output of the coefficient storage circuit to each of the two inputs of the multiplier, it is possible to extremely easily carry out double calculation of coefficients in LUT processing, etc. It became so.
第１図は本発明の一例の構成図、第２図はＰＩＰ系に通
用した場合の全体の構成図、第３図〜第５図は従来の技
術の説明のための図である。
＋１１はワークメモリ、（２）は選択器、（３）は乗算
器、（４）は係数メモリ、（５） （７１はレジスタ、
（６）は論理演算回路である。FIG. 1 is a configuration diagram of an example of the present invention, FIG. 2 is an overall configuration diagram when applicable to a PIP system, and FIGS. 3 to 5 are diagrams for explaining conventional techniques. +11 is work memory, (2) is selector, (3) is multiplier, (4) is coefficient memory, (5) (71 is register,
(6) is a logic operation circuit.
Claims (1)
れぞれに供給できるようにした演算処理装置。[Scope of Claim] An arithmetic processing device comprising a multiplier and a coefficient storage circuit, the output of the coefficient storage circuit being able to be supplied to each of two inputs of the multiplier.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402086A JPS62260280A (en) | 1986-05-07 | 1986-05-07 | Arithmetic processing unit |
| CA000535863A CA1270954A (en) | 1986-04-30 | 1987-04-29 | Apparatus for arithmetic processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402086A JPS62260280A (en) | 1986-05-07 | 1986-05-07 | Arithmetic processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260280A true JPS62260280A (en) | 1987-11-12 |
Family
ID=14369576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10402086A Pending JPS62260280A (en) | 1986-04-30 | 1986-05-07 | Arithmetic processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260280A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (en) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | Multiplyer/accumulator unit |
-
1986
- 1986-05-07 JP JP10402086A patent/JPS62260280A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (en) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | Multiplyer/accumulator unit |
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