JPS62259292A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS62259292A JPS62259292A JP62067215A JP6721587A JPS62259292A JP S62259292 A JPS62259292 A JP S62259292A JP 62067215 A JP62067215 A JP 62067215A JP 6721587 A JP6721587 A JP 6721587A JP S62259292 A JPS62259292 A JP S62259292A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 abstract description 4
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、パワーセーブ回路を内蔵し、相補形ＭｏＳ
トランジスタで構成される半導体集積回路装置に関する
。[Detailed Description of the Invention] [Objective of the Invention] (Industrial Application Field) The present invention provides a complementary MoS
The present invention relates to a semiconductor integrated circuit device composed of transistors.
（従来の技術）
近年、半導体記憶装置の消費電力を削減するため、各種
の製造方法あるいは回路構成が提案されている。例えば
データ入力部、演算処理部およびメモリ等で構成される
コンピュータにおいては、データ入出力および演算処理
の各動作が行なわれない場合でもリードライトメモリ（
ＲＷＭ）の記憶保持が要求されることが多い。この場合
、ＲＷ Ｍの記憶保持に必要な電力のみを供給して、動
作を停止させる入出力部および演算処理部には電力を供
給しない方法をとることによってコンピュータ全体の消
費電力を少なくしてパワーセーブする方式が用いられて
いる。また、Ｎチャネル形ＭＯＳトランジスタで構成さ
れる集積回路装置においては、パワーセーブ時の消費電
流削減のため、第２図に示すようにＶｃｃおよびＶｏｏ
の２１類の電源が使用される。すなわち、電源■。。を
パワーセーブ時には電源を必要としない回路１１用の電
源とし、電源ＶＯＤは、例えばメモリ等のパワーセーブ
時にも電源を必要とする回路二の電源とする。そして、
パワーセーブ時にはＶＤＯだけを供給し、Ｖｃｃを供給
しなければ消費電流を削減できる。(Prior Art) In recent years, various manufacturing methods or circuit configurations have been proposed in order to reduce the power consumption of semiconductor memory devices. For example, in a computer consisting of a data input section, arithmetic processing section, memory, etc., read/write memory (
RWM) storage retention is often required. In this case, by supplying only the power necessary for RWM memory retention and not supplying power to the input/output section and arithmetic processing section that stop operation, the power consumption of the entire computer can be reduced and the power increased. A save method is used. In addition, in integrated circuit devices composed of N-channel MOS transistors, in order to reduce current consumption during power saving, Vcc and Voo
Class 21 power supplies are used. In other words, the power ■. . is used as a power source for the circuit 11 that does not require power during power saving, and power source VOD is used as a power source for circuit 2 that requires power even during power saving, such as a memory. and,
During power save, current consumption can be reduced by supplying only VDO and not supplying Vcc.
ところで、最近、消￥ＩＮ力をさらに削減するために、
従来はＮチャネル形ＭＯＳトランジスタで構成されてい
た集積回路を相補形〜１０Ｓ（以下、Ｃ−Ｍｏ８と称す
る）トランジスタで構成しようとしている。一般にＣ−
ＭＯ８回路は単一電源で使用される。また、Ｃ−ＭＯ３
回路の消費電力は、この回路を構成する内部の各回路素
子の入出力信号の動作周波数が大きくなると増大する。By the way, recently, in order to further reduce consumption ¥IN power,
Integrated circuits that were conventionally constructed from N-channel MOS transistors are now being constructed from complementary-10S (hereinafter referred to as C-Mo8) transistors. Generally C-
MO8 circuits are used with a single power supply. Also, C-MO3
The power consumption of a circuit increases as the operating frequency of input/output signals of each internal circuit element constituting the circuit increases.
メモリの情報保持のみが要求される場合は、この周波数
はゼロで良く、この場合の消費電力は非常に小さくなる
。このため、Ｃ−ＭＯ８Ｉ！積回路におけるパワーセー
ブは、Ｎチャネル形ＭＯ８集積回路で行なわれている方
式は用いられず、電源は供給したままで動作周波数をゼ
ロにする、すなわちクロック発振を停止させる方法が用
いられる。If only information retention in the memory is required, this frequency may be zero, and the power consumption in this case will be very small. For this reason, C-MO8I! To save power in the integrated circuit, the method used in the N-channel MO8 integrated circuit is not used, but a method is used in which the operating frequency is set to zero while power is supplied, that is, clock oscillation is stopped.
しかし、上述したようなＣ−〜ＩＯ８回路のパワーセー
ブ方式では、プルアップ抵抗を有する入力回路において
入力端子を介して外部回路に流れる電流は削減できない
。このようなプルアップ抵抗を備えた入力回路は、例え
ばメモリにチップイネーブル信号やアウトプットイネー
ブル信号を供給されるために用いられるもので、例えば
第３図に示すように構成されている。すなわち、電源Ｖ
ｃｃと接地点間にはＰチャネル形のＭＯＳトランジスタ
ＴｒｔとＮチャネル形のＭｏＳトランジスタＴｒ２とが
直列接続され、これらＭＯＳトランジスタＴｒ’ｔ 、
Ｔｅ３のゲートには入力端子ＩＮが接続される。この入
力端子ＩＮと上記電源ＶＣＣ間にはプルアップ用の抵抗
Ｒｐが接続され、上記トランジスタＴｒｌとＴｅ３との
接続点の電位（Ｃ−ＭＯＳインバータ回路回路比力）を
内部回路に供給するようになっている。However, in the power saving method of the C- to IO8 circuit as described above, the current flowing to the external circuit via the input terminal in the input circuit having a pull-up resistor cannot be reduced. An input circuit including such a pull-up resistor is used, for example, to supply a chip enable signal or an output enable signal to a memory, and is configured as shown in FIG. 3, for example. That is, the power supply V
A P-channel type MOS transistor Trt and an N-channel type MoS transistor Tr2 are connected in series between cc and the ground point, and these MOS transistors Tr't,
An input terminal IN is connected to the gate of Te3. A pull-up resistor Rp is connected between this input terminal IN and the power supply VCC, so as to supply the potential at the connection point between the transistors Trl and Te3 (C-MOS inverter circuit specific power) to the internal circuit. It has become.
しかし、上記のような構成では、入力端子ＩＮに外部回
路１４が接続された状態でパワーセーブ時にクロックの
発振が停止されると、電源■。。からプルアップ抵抗Ｒ
ｐ、および入力端子ＩＮを介して外部回路１４の接地点
に貫通Ｔｉ流が流れる。この電流は消費電力の少ないＣ
−ＭＯ８回路では無視できず問題となる。However, in the above configuration, if the clock oscillation is stopped during power save with the external circuit 14 connected to the input terminal IN, the power supply ■. . Pull-up resistor R from
A through Ti current flows to the ground point of the external circuit 14 through the input terminal IN and the input terminal IN. This current is C with low power consumption.
-In the MO8 circuit, this cannot be ignored and becomes a problem.
（発明が解決しようとする問題点）
上述したように、プルアップ抵抗を有する入力回路を備
えた従来の半導体集積回路装置では、パワーセーブ時に
このプルアップ抵抗を介−して外部回路に流れるＮ流に
より消費電力が増大する欠点がある。(Problems to be Solved by the Invention) As described above, in a conventional semiconductor integrated circuit device equipped with an input circuit having a pull-up resistor, N flows to an external circuit via the pull-up resistor during power saving. The disadvantage is that power consumption increases due to current flow.
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、プルアップ抵抗を有する入力
回路を備えたＣ−ＭＯ８回路において、パワーセーブ時
の消費電力を削減できる半導体集積回路装置を提供する
ことである。This invention was made in view of the above circumstances,
The purpose is to provide a semiconductor integrated circuit device that can reduce power consumption during power save in a C-MO8 circuit equipped with an input circuit having a pull-up resistor.
［発明の構成］
（問題点を解決するための手段と作、用）すなわち、こ
の発明においては、上記の目的を達成するために、入力
回路の入力端と電源間に設けられるプルアップ用の’１
ｉ路に、通常動作時はオフ状態、パワーセーブ時にはオ
フ状態に設定されるＭＯＳトランジスタから成るスイッ
チ素子を設けている。[Structure of the invention] (Means, functions, and uses for solving the problem) In other words, in order to achieve the above object, the present invention provides a pull-up circuit provided between the input terminal of the input circuit and the power supply. '1
A switch element consisting of a MOS transistor is provided in the i-way, which is set to an off state during normal operation and is set to an off state during power saving.
このように構成することにより、パワーセーブ時にプル
アップ抵抗および入力端子を介して外部回路の接地点に
流れる電流を上記スイッチ素子で遮断して、パワーセー
ブ時の消費電力を削減できる。With this configuration, the switch element cuts off the current flowing to the ground point of the external circuit via the pull-up resistor and the input terminal during power saving, thereby reducing power consumption during power saving.
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明における半導体集積回路装置の
入力回路部を抽出して示すもので、前記第３図と同一構
成部分には同じ符号を付している。電源Ｖｃｃと接地点
間にはＰチャネル形のＭｏＳトランジスタＴｒｌとＮチ
ャネル形のＭｏＳトランジスタＴｒ２とが直列接続され
、これらＭＯＳトランジスタＴｒ１ 、Ｔｅ３のゲート
にはそれぞれ入力端子ＩＮが接続される。また、上記入
力端子ＩＮと電源ＶＣＣ間にはプルアップ抵抗Ｒｐおよ
びパワーセーブ信号ＰＳで導通制御されるＰチャネル形
のＭＯＳトランジスタＴｒ３が直列接続される。そして
、上記入力端子ＩＮには外部回路１４が接続されるとと
もに、上記トランジスタＴｒ１とＴｅ３との接続点には
内部回路が接続されている。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 shows an extracted input circuit section of a semiconductor integrated circuit device according to the present invention, and the same components as in FIG. 3 are given the same reference numerals. A P-channel type MoS transistor Trl and an N-channel type MoS transistor Tr2 are connected in series between a power supply Vcc and a ground point, and input terminals IN are connected to the gates of these MOS transistors Tr1 and Te3, respectively. Further, a P-channel type MOS transistor Tr3 whose conduction is controlled by a pull-up resistor Rp and a power save signal PS is connected in series between the input terminal IN and the power supply VCC. An external circuit 14 is connected to the input terminal IN, and an internal circuit is connected to the connection point between the transistors Tr1 and Te3.
上記のような構成において、パワーセーブ信号ＰＳは通
常の信号入出力動作時に“Ｌ″ルベルクロックの発振を
停止するパワーセーブ時にはＨ”レベルに設定される。In the above configuration, the power save signal PS is set to the H level during power save to stop the oscillation of the "L" level clock during normal signal input/output operations.
従って、通常動作時にはトランジスタＴｒ３はオン状態
となり、電源ＶｃｃからトランジスタＴｒ３およびプル
アップ抵抗Ｒ１）を介してトランジスタＴｒ１ 、Ｔｒ
２から成るＣ−ＭＯＳインバータ回路旦の入力端をプル
アップする。そして、外部回路１４の出力が“Ｈ”レベ
ルあるいはハイインピーダンス状態の時には“Ｌ ”レ
ベルの信号を内部回路に供給し、“Ｌ ＩＩレベルの時
には°゛Ｈ°Ｈ°ルベルを内部回路に供給する。一方、
パワーセーブ時にはトランジスタＴｒ３がオフ状態とな
り、電源Ｖｃｃからプルアップ抵抗Ｒｐ、入力端子ＩＮ
を介して外部回路１４の接地点への電流路は遮断される
。従って、パワーセーブ時には無駄な電流が流れず消費
電力を削減できる。Therefore, during normal operation, the transistor Tr3 is turned on, and the transistors Tr1 and Tr3 are connected to the power supply Vcc via the transistor Tr3 and the pull-up resistor R1.
The input terminal of the C-MOS inverter circuit consisting of 2 is pulled up. When the output of the external circuit 14 is at the "H" level or high impedance state, a "L" level signal is supplied to the internal circuit, and when it is at the "LII level", a °゛H°H° level is supplied to the internal circuit. .on the other hand,
During power save, the transistor Tr3 is turned off, and the power supply Vcc is connected to the pull-up resistor Rp and the input terminal IN.
The current path to the grounding point of the external circuit 14 is cut off. Therefore, when power is saved, no unnecessary current flows and power consumption can be reduced.
し発明の効果］
以上説明したようにこの発明によれば、プルアップ抵抗
を有する入力回路を備えたＣ −Ｍ ＯＳ回路において
、パワーセーブ期間に入力端子から外部回路に流れる電
流を遮断するトランジスタを挿入したので、パワーセー
ブ時の消費電力を大幅に少なくできる半導体集積回路装
置が（ηられる。[Effects of the Invention] As explained above, according to the present invention, in a C-MOS circuit equipped with an input circuit having a pull-up resistor, a transistor is provided that cuts off the current flowing from the input terminal to the external circuit during the power save period. As a result of this insertion, a semiconductor integrated circuit device that can significantly reduce power consumption during power saving can be created.
第１図はこの発明の一実施例に係わる半導体集積回路装
置の入力回路部を示す図、第２図は従来のＮチャネル形
ＭＯＳトランジスタ回路における消費電流の削減方法を
説明するための構成図、第３図は従来の半導体集積回路
装置における入力回路部を示す図である。
Ｔｒｓ〜Ｔｒｉ・・・ＭＯＳトランジスタ（Ｔｒ３
：スイッチ素子）、Ｖｃｃ−電源、Ｒｐ・・・プルアッ
プ抵抗、封、・・・Ｃ−ＭＯＳインバータ回路、１４・
・・外部回路。
出願人代理人 弁理士 鈴江武彦
第１図
第２図
第３図FIG. 1 is a diagram showing an input circuit section of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 2 is a configuration diagram for explaining a method for reducing current consumption in a conventional N-channel MOS transistor circuit. FIG. 3 is a diagram showing an input circuit section in a conventional semiconductor integrated circuit device. Trs~Tri...MOS transistor (Tr3
: switch element), Vcc-power supply, Rp...pull-up resistor, seal,...C-MOS inverter circuit, 14.
...External circuit. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3
Claims (1)
供給あるいは非供給により信号入出力動作および動作停
止が制御される半導体集積回路装置において、入力回路
のプルアップ用の電流路に、信号入出力動作時に導通し
、動作停止時に遮断されるＭＯＳトランジスタから成る
スイッチ素子を介在させたことを特徴とする半導体集積
回路装置。In a semiconductor integrated circuit device that is composed of complementary MOS transistors and whose signal input/output operation and operation stop are controlled by the supply or non-supply of a clock signal, conduction occurs in the pull-up current path of the input circuit during signal input/output operation. 1. A semiconductor integrated circuit device characterized in that a switching element comprising a MOS transistor is interposed which is cut off when operation is stopped.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067215A JPS62259292A (en) | 1987-03-20 | 1987-03-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067215A JPS62259292A (en) | 1987-03-20 | 1987-03-20 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56075889A Division JPS57190351A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62259292A true JPS62259292A (en) | 1987-11-11 |
Family
ID=13338464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067215A Pending JPS62259292A (en) | 1987-03-20 | 1987-03-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62259292A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271924U (en) * | 1988-11-21 | 1990-05-31 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (en) * | 1975-02-10 | 1976-08-12 | ||
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
-
1987
- 1987-03-20 JP JP62067215A patent/JPS62259292A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (en) * | 1975-02-10 | 1976-08-12 | ||
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271924U (en) * | 1988-11-21 | 1990-05-31 |
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