JPS62257699A - 多値記憶半導体回路 - Google Patents
多値記憶半導体回路Info
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- JPS62257699A JPS62257699A JP61102782A JP10278286A JPS62257699A JP S62257699 A JPS62257699 A JP S62257699A JP 61102782 A JP61102782 A JP 61102782A JP 10278286 A JP10278286 A JP 10278286A JP S62257699 A JPS62257699 A JP S62257699A
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- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
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- 238000012795 verification Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、フローティングゲートに電荷を注入して不揮
発的データの記憶を行う半導体記憶素子を、多値記憶可
能とする多値記憶半導体回路に関する。
発的データの記憶を行う半導体記憶素子を、多値記憶可
能とする多値記憶半導体回路に関する。
[従来の技術]
従来、フローティングゲートに電荷を注入して不揮発的
データの記憶を行う半導体記憶素子、例えばerasa
ble programmable ROM (E
PROM>は、データの書き替えに要するターンアラウ
ンドタイムが短いという特徴を有するためマスクROM
に代えて広く利用されるに至っている。これにより、制
御装置開発を短期間化したり、また簡単に多品種生母生
産へ対応できる等の利点が得られる。
データの記憶を行う半導体記憶素子、例えばerasa
ble programmable ROM (E
PROM>は、データの書き替えに要するターンアラウ
ンドタイムが短いという特徴を有するためマスクROM
に代えて広く利用されるに至っている。これにより、制
御装置開発を短期間化したり、また簡単に多品種生母生
産へ対応できる等の利点が得られる。
[発明が解決しようとする問題点]
しかし、上記のごときEPROM等におっても未だに十
分なものではなく、次のような問題点があった。
分なものではなく、次のような問題点があった。
周知のように、EPROM等はその原理上マスクROM
のような単純な構造では構成し難く、マスクROMと同
一記憶領域のEPROM等を実現しようとするならばチ
ップサイズが増大することになる。このチップサイズの
増大は、同時に、チップ生産時の歩留りを低下させ、生
産性の低下、コストアップ等の不具合を招来するのであ
る。従って、前述のようなマスクROMのEFROM等
への置き替えは比較的小さな記憶容量のものに対しての
み有効となる等の制約があった。
のような単純な構造では構成し難く、マスクROMと同
一記憶領域のEPROM等を実現しようとするならばチ
ップサイズが増大することになる。このチップサイズの
増大は、同時に、チップ生産時の歩留りを低下させ、生
産性の低下、コストアップ等の不具合を招来するのであ
る。従って、前述のようなマスクROMのEFROM等
への置き替えは比較的小さな記憶容量のものに対しての
み有効となる等の制約があった。
本発明は、問題点を解決するためになされたもので、フ
ローティングゲートに電荷を注入して不揮発的データの
記憶を行う半導体記憶素子を有効に利用し、小さなチッ
プサイズのものに多聞のデータの記憶を可能とする優れ
た多値記憶半導体回路を提供することをその目的として
いる。
ローティングゲートに電荷を注入して不揮発的データの
記憶を行う半導体記憶素子を有効に利用し、小さなチッ
プサイズのものに多聞のデータの記憶を可能とする優れ
た多値記憶半導体回路を提供することをその目的として
いる。
[問題点を解決するための手段]
上記、問題点を解決するために本発明の構成した手段は
第1図の基本的構成図に示すごとく、データの山ぎ込み
を行う際に印加する電圧を制御してフローティングゲ−
1〜に注入する電荷量を複数値に設定可能であり、該書
き込まれたデータの読み出しを行う際に前記フローティ
ングゲートに注入された電荷■に基づいた電位と参照電
位との比較結果をデータ出力端子COより出力する半導
体記憶素子C1と、 前記参照電位を段階的に変更する参照電位変更手段C2
と、 前記半導体記憶素子C1のデータ出力端子COに接続さ
れ、前記参照電位変更手段C2の変更する参照電位の段
階に対応して前記データ出力端子より出力されるデータ
をラッチするラッチ手段C3と、 該ラッチ手段C3のラッチした各参照電位での前記デー
タを所定の形式に変換する変換手段C4と を備えることを特徴とする多値記憶半導体回路をその要
旨としている。
第1図の基本的構成図に示すごとく、データの山ぎ込み
を行う際に印加する電圧を制御してフローティングゲ−
1〜に注入する電荷量を複数値に設定可能であり、該書
き込まれたデータの読み出しを行う際に前記フローティ
ングゲートに注入された電荷■に基づいた電位と参照電
位との比較結果をデータ出力端子COより出力する半導
体記憶素子C1と、 前記参照電位を段階的に変更する参照電位変更手段C2
と、 前記半導体記憶素子C1のデータ出力端子COに接続さ
れ、前記参照電位変更手段C2の変更する参照電位の段
階に対応して前記データ出力端子より出力されるデータ
をラッチするラッチ手段C3と、 該ラッチ手段C3のラッチした各参照電位での前記デー
タを所定の形式に変換する変換手段C4と を備えることを特徴とする多値記憶半導体回路をその要
旨としている。
[作用]
本発明の多値記憶半導体回路にあける半導体記憶素子C
1とは、フローティングゲートに注入する電荷量をデー
タ書き込みの際の印加電圧を制御することで所望の値に
設定することが可能であり、かつ、データの読み出しは
、該注入された電荷量に基づく電位と参照電位との大小
比較に基づいてデータ出力端子COより実行されるもの
である。
1とは、フローティングゲートに注入する電荷量をデー
タ書き込みの際の印加電圧を制御することで所望の値に
設定することが可能であり、かつ、データの読み出しは
、該注入された電荷量に基づく電位と参照電位との大小
比較に基づいてデータ出力端子COより実行されるもの
である。
例えば、EPROMとして従来使用される代表的な複数
ゲート型のMO8Tr等である。この種の半導体記憶素
子C1であれば、セル書き込み電圧パルスの印加回数を
制御したり、該電圧パルスのデユーティ比やパルス娠幅
を変更することで簡単にフローディングゲートに注入さ
れる電荷量を所望値とすることが可能である。また、こ
のとき、電圧パルスを複数回に分けて印加しつつ、印加
の毎に注入電荷量をベリファイするならば、より確実に
注入電荷量の制御ができる。
ゲート型のMO8Tr等である。この種の半導体記憶素
子C1であれば、セル書き込み電圧パルスの印加回数を
制御したり、該電圧パルスのデユーティ比やパルス娠幅
を変更することで簡単にフローディングゲートに注入さ
れる電荷量を所望値とすることが可能である。また、こ
のとき、電圧パルスを複数回に分けて印加しつつ、印加
の毎に注入電荷量をベリファイするならば、より確実に
注入電荷量の制御ができる。
こうしてフローティングゲートに所望母の電荷注入がな
されたセルの読み出しは、該セルの注入電荷量に基づい
たセルの電位と、ある値の参照電位との大小比較によっ
て行なわれる。従って、この参照電位が各種の値を取り
得るものでおれば前記注入電荷量に従った複数データを
1つのセルに記憶、読み出すことが可能となる。本発明
の参照電位変更手段C2は上記目的のため設けられるも
ので、半導体記憶素子C1のデータ読み出しの際に必要
な参照電位を段階的に変更する。
されたセルの読み出しは、該セルの注入電荷量に基づい
たセルの電位と、ある値の参照電位との大小比較によっ
て行なわれる。従って、この参照電位が各種の値を取り
得るものでおれば前記注入電荷量に従った複数データを
1つのセルに記憶、読み出すことが可能となる。本発明
の参照電位変更手段C2は上記目的のため設けられるも
ので、半導体記憶素子C1のデータ読み出しの際に必要
な参照電位を段階的に変更する。
ここで変更される参照電位の段階とは、前記半導体記憶
素子C1のセルに注入される電荷量に基づいた各セルの
電位の変化が検出できる程の細かさであればよい。例え
ば、半導体記憶素子C1の各セルにN値の電位が現われ
るように電荷の注入が制御されるならば、参照電位とし
ては少なくともN−1段階に変化して各セル毎にどの程
度の電荷注入がなされているかを判断可能にすることが
望ましい。
素子C1のセルに注入される電荷量に基づいた各セルの
電位の変化が検出できる程の細かさであればよい。例え
ば、半導体記憶素子C1の各セルにN値の電位が現われ
るように電荷の注入が制御されるならば、参照電位とし
ては少なくともN−1段階に変化して各セル毎にどの程
度の電荷注入がなされているかを判断可能にすることが
望ましい。
ラッチ手段C3は、前記半導体記憶素子C1のデータ出
力端子COから出力されるデータを、前記参照電位変更
手段C2の変更する参照電位の段階に対応してラッチす
る。例えば、参照電位がVlのときのデータ出力端子C
Oの出力、v2の時の出力、以下間haにV N−1ま
での参照電位の段階的変化に対するデータ出力端子CO
からの出力をラッチし、(N−1> 1固の連続データ
8得るのである。
力端子COから出力されるデータを、前記参照電位変更
手段C2の変更する参照電位の段階に対応してラッチす
る。例えば、参照電位がVlのときのデータ出力端子C
Oの出力、v2の時の出力、以下間haにV N−1ま
での参照電位の段階的変化に対するデータ出力端子CO
からの出力をラッチし、(N−1> 1固の連続データ
8得るのである。
こうして半導体記憶素子C1に注入された所望量の電荷
は(N−1>個のデータとして変換手段C4に入力され
、ここで初期の必要とするデータに変換されるのでおる
。
は(N−1>個のデータとして変換手段C4に入力され
、ここで初期の必要とするデータに変換されるのでおる
。
すなわち、各セルにはあるデータが注入電荷量という物
理母に変更されて記憶されているのであり、ラッチ手段
により得られた(N−1>個のデータからその物理的注
入電荷量を知り、変更前の上記あるデータを変更手段C
4が再現するのである。
理母に変更されて記憶されているのであり、ラッチ手段
により得られた(N−1>個のデータからその物理的注
入電荷量を知り、変更前の上記あるデータを変更手段C
4が再現するのである。
以下、本発明をより具体的に説明するために実施例を挙
げて説明する。
げて説明する。
[実施例]
第2図は、実施例の多値記憶半導体回路の電気回路ブロ
ック図である。
ック図である。
フローティングゲートに所望量の電荷が注入されて不揮
発的データの記憶を行うEPROM10は既存のものと
同じ構造で必り、メモリセルアレイ、アドレスデコーダ
、およびセンスアンプを内蔵している。EPROM10
の端子VCCIは電源用、端子V cc2はメモリセル
の電位と比較する参照電位の入ツノ用、端子prmはE
PROM10にデータを入力する、いわゆるプログラム
状態の選択用、および端子OEはアラ]・プツトイネー
ブル用である。図のように本EPROM10はA1〜A
nまでのn本のアドレス端子および1本のデータ端子り
を有している。
発的データの記憶を行うEPROM10は既存のものと
同じ構造で必り、メモリセルアレイ、アドレスデコーダ
、およびセンスアンプを内蔵している。EPROM10
の端子VCCIは電源用、端子V cc2はメモリセル
の電位と比較する参照電位の入ツノ用、端子prmはE
PROM10にデータを入力する、いわゆるプログラム
状態の選択用、および端子OEはアラ]・プツトイネー
ブル用である。図のように本EPROM10はA1〜A
nまでのn本のアドレス端子および1本のデータ端子り
を有している。
データ端子りは、3個のDフリップフロップ回路(以下
、DFFという>22.24.26の端子りに接続され
ており、該DFF22〜26の出力はデコーダ30の4
つの入力端子の中の3つのA、B、Cにそれぞれ入力さ
れている。
、DFFという>22.24.26の端子りに接続され
ており、該DFF22〜26の出力はデコーダ30の4
つの入力端子の中の3つのA、B、Cにそれぞれ入力さ
れている。
また、前記アドレス端子A1〜Anに加えて多値記憶半
導体回路全体としては更にもう1本のアドレス端子AO
を加えた(n+1>本のアドレスラインからアクセスさ
れるように構成されており、このアドレスラインAOは
デコーダ30の4番目の入力端子りに接続される。
導体回路全体としては更にもう1本のアドレス端子AO
を加えた(n+1>本のアドレスラインからアクセスさ
れるように構成されており、このアドレスラインAOは
デコーダ30の4番目の入力端子りに接続される。
上記EPROM10(7)端子VCC2(7)印加電位
、DFF22〜26の動作タイミング、およびデコーダ
30の出力タイミングを制御するものが制御回路40で
あり、外部より本多値記憶半導体回路を選択するチップ
イネーブル信号(CE)、出力要求信号(OE)が共に
LOWレベルとなった時出力を生じるNOR回路50出
力を動作開始タイミングとするスタート端子Stに入力
しており、後述のごとく段階的電位の変更がなされる出
力端子VcをEPROM10(D端子vCC2ニ、ソレ
ソれ位相の異なる3種のクロックタイミングCK1゜C
K2.CK3をDFF22.24.26のクロック嫡子
CKに、および出力要求信号OEをデコーダ30のゲー
ト嫡子Gに出力している。
、DFF22〜26の動作タイミング、およびデコーダ
30の出力タイミングを制御するものが制御回路40で
あり、外部より本多値記憶半導体回路を選択するチップ
イネーブル信号(CE)、出力要求信号(OE)が共に
LOWレベルとなった時出力を生じるNOR回路50出
力を動作開始タイミングとするスタート端子Stに入力
しており、後述のごとく段階的電位の変更がなされる出
力端子VcをEPROM10(D端子vCC2ニ、ソレ
ソれ位相の異なる3種のクロックタイミングCK1゜C
K2.CK3をDFF22.24.26のクロック嫡子
CKに、および出力要求信号OEをデコーダ30のゲー
ト嫡子Gに出力している。
以上のように構成される多値記憶半導体回路において、
EPROM10へのデータの入力は次の様にして実行さ
れる。
EPROM10へのデータの入力は次の様にして実行さ
れる。
まず、電源が端子Vcclに加えられた後にEPROM
10へのデータ入力を可能とするため端子prmにもH
ighレベルの信号が与えられる。こうしてプログラム
可能状態とされると所望のメモリセルを選択するために
n本のアドレス端子A1〜An (、:n [b i
t ]の信号が与えられ、データ出力端子りに書き込み
のためのパルス信号が印加されるのである。これにより
、所望のアドレスのメモリセルのフローティングゲート
に電荷の注入がなされる。
10へのデータ入力を可能とするため端子prmにもH
ighレベルの信号が与えられる。こうしてプログラム
可能状態とされると所望のメモリセルを選択するために
n本のアドレス端子A1〜An (、:n [b i
t ]の信号が与えられ、データ出力端子りに書き込み
のためのパルス信号が印加されるのである。これにより
、所望のアドレスのメモリセルのフローティングゲート
に電荷の注入がなされる。
ここで、注入する電荷間は、第3図のようにして予め定
められるものである。すなわち、通常ならば1つのメモ
リセルは所定値以上の電荷が注入されているか否かの2
値状態のみをとるように電荷量が決定されるが、本実施
例では何ら電荷の注入がなされない初期の状態を含め4
値状態をとるようにされている。そしてメモリセルに注
入された電荷量に基づく電位(Vl >V2>V3>初
期電位)に対応して2種の情報AおよびBが「O」。
められるものである。すなわち、通常ならば1つのメモ
リセルは所定値以上の電荷が注入されているか否かの2
値状態のみをとるように電荷量が決定されるが、本実施
例では何ら電荷の注入がなされない初期の状態を含め4
値状態をとるようにされている。そしてメモリセルに注
入された電荷量に基づく電位(Vl >V2>V3>初
期電位)に対応して2種の情報AおよびBが「O」。
「1」のいずれであるかを第3図のように予め定めてお
くことで、いわゆる2bitのデータを1つのメモリセ
ルに記憶することを達成している。
くことで、いわゆる2bitのデータを1つのメモリセ
ルに記憶することを達成している。
例えば、メモリセルの電位がVlならばA=r1J、B
=r1Jで必ることを意味し、同様に、V2ならばA=
rOJ、B= rIJ、V3ならばA=rlJ、B=
rob、V4ならCfA−rOJ 、B=「0」と、
対応付けされている。
=r1Jで必ることを意味し、同様に、V2ならばA=
rOJ、B= rIJ、V3ならばA=rlJ、B=
rob、V4ならCfA−rOJ 、B=「0」と、
対応付けされている。
なお、EPROMl0には通常のプログラム時の記憶デ
ータのベリフフイ機能が用意されている。
ータのベリフフイ機能が用意されている。
例えば、前述のように端子prmにHighレベルの信
号を与えてプログラム状態を選択して所望のアドレスの
メモリセルにデータ端子りからパルス信号を印加して電
荷注入を行った後に出力要求信号をEPROM10の端
子OEに加えるならば、そのメモリセルに注入された電
荷量に基づく電位がデータ出力端子りから出力される。
号を与えてプログラム状態を選択して所望のアドレスの
メモリセルにデータ端子りからパルス信号を印加して電
荷注入を行った後に出力要求信号をEPROM10の端
子OEに加えるならば、そのメモリセルに注入された電
荷量に基づく電位がデータ出力端子りから出力される。
従って、この様な場合にあっては、メモリセルに注入す
る電荷量を複数回のパルス信号の印加によって行い、パ
ルス信号印加の毎に上記ベリフフイ機能によってメモリ
セルの電位が希望する値(Vl、V2゜V3または初期
電位)であるか否かを確認しつつ実行すれば、第3図に
示したデータの記憶がより確実になされる。
る電荷量を複数回のパルス信号の印加によって行い、パ
ルス信号印加の毎に上記ベリフフイ機能によってメモリ
セルの電位が希望する値(Vl、V2゜V3または初期
電位)であるか否かを確認しつつ実行すれば、第3図に
示したデータの記憶がより確実になされる。
上記のごとくして各メモリセルに4値状態のいずれかが
記憶されたEFROMloのデータの読み出しは、次の
ようにして制御回路40の一連の動作にJ:って行われ
る。
記憶されたEFROMloのデータの読み出しは、次の
ようにして制御回路40の一連の動作にJ:って行われ
る。
第4図が、制御回路4oの動作タイミングチャートであ
る。図のように、NOR回路50から制御回路40の端
子3tにl−1i0hレベル信号の入力があると制御回
路40の動作が開始され、端子Vcの出力を3段階に順
次−F昇させるとともに、各段階毎にクロックタイミン
グをCK3.CK2゜CKIの順序で出力し、これら一
連の動作実行後にデコーダ30のゲート端子Gに出力要
求信号(OE)を出力する。
る。図のように、NOR回路50から制御回路40の端
子3tにl−1i0hレベル信号の入力があると制御回
路40の動作が開始され、端子Vcの出力を3段階に順
次−F昇させるとともに、各段階毎にクロックタイミン
グをCK3.CK2゜CKIの順序で出力し、これら一
連の動作実行後にデコーダ30のゲート端子Gに出力要
求信号(OE)を出力する。
このとぎ、端子Vcからの出力である階段状の電圧の印
加期間は、各段階でEPROM10のデータの出力がな
されるに充分な期間Tでおり、また、その電位は前記記
憶したメモリセルの電位を判別することができる参照電
位V1b、V2b。
加期間は、各段階でEPROM10のデータの出力がな
されるに充分な期間Tでおり、また、その電位は前記記
憶したメモリセルの電位を判別することができる参照電
位V1b、V2b。
3bである。EPROMl0は、参照電位とメモリセル
電位との大小比較結果に基づく2値状態を出力する。す
なわら、メモリセル電位よりも参照電位の方が大きいと
きにrOJという状態を、そして、参照電位の方がメモ
リセル電位より大きくなったとき「1」という状態を、
のように出力する。このため、前述した1つのメモリセ
ルに4値状態で記憶しているデータをこれら2値状態で
再現することは不可能である。そこで、参照電位そのも
のの値を前述の4値状態が判別できるように段階的に変
更するのである。
電位との大小比較結果に基づく2値状態を出力する。す
なわら、メモリセル電位よりも参照電位の方が大きいと
きにrOJという状態を、そして、参照電位の方がメモ
リセル電位より大きくなったとき「1」という状態を、
のように出力する。このため、前述した1つのメモリセ
ルに4値状態で記憶しているデータをこれら2値状態で
再現することは不可能である。そこで、参照電位そのも
のの値を前述の4値状態が判別できるように段階的に変
更するのである。
従って、上記のように参照電位が段階的に変化する各段
階でのEPROMl0の出力を一時的に記憶し、全ての
段階の参照電位に対するEPROM10出力の組み合わ
せとしたときに初めて1つのメモリセルに記憶された4
値状態が判明する。
階でのEPROMl0の出力を一時的に記憶し、全ての
段階の参照電位に対するEPROM10出力の組み合わ
せとしたときに初めて1つのメモリセルに記憶された4
値状態が判明する。
この、EPROM10の各段階での出力をラッチするも
のがラッチ回路22.24.26であり、参照電位V3
bに同期してラッチ回路26、参照電位V2bに同期し
てラッチ回路24、参照電位V1bに同期してラッチ回
路22を作動させるためにクロックタイミングCK3.
CK2.CK1を所定位相差で出力するのである。
のがラッチ回路22.24.26であり、参照電位V3
bに同期してラッチ回路26、参照電位V2bに同期し
てラッチ回路24、参照電位V1bに同期してラッチ回
路22を作動させるためにクロックタイミングCK3.
CK2.CK1を所定位相差で出力するのである。
また、本実施例では1つのメモリセルに第3図に示すご
とく2の情報A、Bを記憶しているため、現在読み出し
を要求されている情報がA、Bいずれであるかを判断す
る必要がある。そこで、本実施例ではアドレスラインA
O−Anの中のA1〜Anでメモリセルを特定し、残り
のアドレスラインAOを上記特定されたメモリセルに記
憶されている情報A、Bのいずれの情報を要求するかの
選択用として使用しており、このアドレスラインAOを
デコーダ30の4番目(D>の入力情報としているので
ある。すなわら、アドレスラインAOが「1」ならばメ
モリセル内のAの情報を、AOがrOJならばメモリセ
ル内の8の情報を要求していると判別するのである。
とく2の情報A、Bを記憶しているため、現在読み出し
を要求されている情報がA、Bいずれであるかを判断す
る必要がある。そこで、本実施例ではアドレスラインA
O−Anの中のA1〜Anでメモリセルを特定し、残り
のアドレスラインAOを上記特定されたメモリセルに記
憶されている情報A、Bのいずれの情報を要求するかの
選択用として使用しており、このアドレスラインAOを
デコーダ30の4番目(D>の入力情報としているので
ある。すなわら、アドレスラインAOが「1」ならばメ
モリセル内のAの情報を、AOがrOJならばメモリセ
ル内の8の情報を要求していると判別するのである。
以上の説明から明らかなように、デコーダ30は入力端
子A、B、Cの3人力によって所定メモリセルに記憶さ
れている電位を判別でき、がっ、入力端子りの入力によ
ってその中の2つの情報のうちA、Bいずれを選択して
いるかが判断可能となる。そこで、第5図に示すような
デコード表に従って4入力端子A、B、C,Dの状態に
応じた出力を実行するように予め設計されるならば、E
PROM10に4値状態として記憶されているデータの
再現が達成される。例えば入力端子A、B。
子A、B、Cの3人力によって所定メモリセルに記憶さ
れている電位を判別でき、がっ、入力端子りの入力によ
ってその中の2つの情報のうちA、Bいずれを選択して
いるかが判断可能となる。そこで、第5図に示すような
デコード表に従って4入力端子A、B、C,Dの状態に
応じた出力を実行するように予め設計されるならば、E
PROM10に4値状態として記憶されているデータの
再現が達成される。例えば入力端子A、B。
Cの入力がro、1,1Jであるならばメモリセルの電
位がv2であることが理解され、この電位は第3図から
明らかなように情報A−rOJ 、情報B=r1Jであ
ることを表わしている。ぞして、もう1つの入力端子り
からの入力により、現在要求されている情報の出力がA
(すなわら入力端子D=r1J)であればデコーダ30
出力はrOJとなり情報Aのデータを正確に出力するの
である。
位がv2であることが理解され、この電位は第3図から
明らかなように情報A−rOJ 、情報B=r1Jであ
ることを表わしている。ぞして、もう1つの入力端子り
からの入力により、現在要求されている情報の出力がA
(すなわら入力端子D=r1J)であればデコーダ30
出力はrOJとなり情報Aのデータを正確に出力するの
である。
以上詳述したように、本実施例の多値記憶半導体回路に
よれば、従来記憶容量の少ないEPROM10の1つの
メモリセルに2種の情報A、Bを記憶することが可能と
なり、見掛は上の記憶容量を2倍に増大させることがで
きる。しかも、そのためにEPROM10以外に必要と
なる要件は、3つのラッチ回路22,24.26、デコ
ーダ30、および制御回路40のみでおり、極めて、小
型、かつ、安価な構成でよい。
よれば、従来記憶容量の少ないEPROM10の1つの
メモリセルに2種の情報A、Bを記憶することが可能と
なり、見掛は上の記憶容量を2倍に増大させることがで
きる。しかも、そのためにEPROM10以外に必要と
なる要件は、3つのラッチ回路22,24.26、デコ
ーダ30、および制御回路40のみでおり、極めて、小
型、かつ、安価な構成でよい。
なお、上記実施例では従来のEPROM10に外付1ノ
で伯の回路を付加しているものについて説明したが、上
記回路を全てEPROMのチップ上にデザインし、1つ
のチップで構成してもよい。
で伯の回路を付加しているものについて説明したが、上
記回路を全てEPROMのチップ上にデザインし、1つ
のチップで構成してもよい。
[発明の効果]
以上、実施例を挙げて詳述したように本発明の多値記憶
半導体回路は、フローティングゲートに注入される電荷
Rを複数値として多値記憶を可能とし、これと比較され
る参照電位を段階的に変更するとともに、各段階での出
力の組み合わせを所望の形式に変換して前記多値記・填
情報を再現するものである。
半導体回路は、フローティングゲートに注入される電荷
Rを複数値として多値記憶を可能とし、これと比較され
る参照電位を段階的に変更するとともに、各段階での出
力の組み合わせを所望の形式に変換して前記多値記・填
情報を再現するものである。
従って、複雑な構成のフローティングゲート型の半導体
記憶素子を有効に利用してその記憶容量を増大すること
ができる。
記憶素子を有効に利用してその記憶容量を増大すること
ができる。
第1図は本発明の基本的構成を承り基本構成図、第2図
は実施例の多値記憶半導体回路のブロック図、第3図は
同実施例のメモリヒル電位と記憶情報との関係説明図、
第4図は同実施例の制御回路動作のタイミングチト一ト
、第“5図は同実施例のデコーダのデコード関係説明図
を示している。 C1・・・半導体記憶素子 C2・・・参照電位変更手段 C3・・・ラッチ手段 C4・・・変換手段10・
・・EPROM 22.24.26・・・DFF
は実施例の多値記憶半導体回路のブロック図、第3図は
同実施例のメモリヒル電位と記憶情報との関係説明図、
第4図は同実施例の制御回路動作のタイミングチト一ト
、第“5図は同実施例のデコーダのデコード関係説明図
を示している。 C1・・・半導体記憶素子 C2・・・参照電位変更手段 C3・・・ラッチ手段 C4・・・変換手段10・
・・EPROM 22.24.26・・・DFF
Claims (1)
- 【特許請求の範囲】 データの書き込みを行う際に印加する電圧を制御してフ
ローティングゲートに注入する電荷量を複数値に設定可
能であり、該書き込まれたデータの読み出しを行う際に
前記フローティングゲートに注入された電荷量に基づい
た電位と参照電位との比較結果をデータ出力端子より出
力する半導体記憶素子と、 前記参照電位を段階的に変更する参照電位変更手段と、 前記半導体記憶素子のデータ出力端子に接続され、前記
参照電位変更手段の変更する参照電位の段階に対応して
前記データ出力端子より出力されるデータをラッチする
ラッチ手段と、 該ラッチ手段のラッチした各参照電位での前記データを
所定の形式に変換する変換手段と を備えることを特徴とする多値記憶半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61102782A JPS62257699A (ja) | 1986-05-01 | 1986-05-01 | 多値記憶半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61102782A JPS62257699A (ja) | 1986-05-01 | 1986-05-01 | 多値記憶半導体回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62257699A true JPS62257699A (ja) | 1987-11-10 |
Family
ID=14336710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61102782A Pending JPS62257699A (ja) | 1986-05-01 | 1986-05-01 | 多値記憶半導体回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62257699A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0539358A1 (en) * | 1989-04-13 | 1993-05-05 | Sundisk Corp | MULTI-STATE EEPROM READ AND WRITE CIRCUITS AND METHOD. |
US5889716A (en) * | 1997-01-30 | 1999-03-30 | Nec Corporation | Semiconductor memory |
US5991517A (en) * | 1989-04-13 | 1999-11-23 | Sandisk Corporation | Flash EEprom system with cell by cell programming verification |
US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
USRE41021E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
-
1986
- 1986-05-01 JP JP61102782A patent/JPS62257699A/ja active Pending
Cited By (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
EP0539358A1 (en) * | 1989-04-13 | 1993-05-05 | Sundisk Corp | MULTI-STATE EEPROM READ AND WRITE CIRCUITS AND METHOD. |
EP0539358A4 (ja) * | 1989-04-13 | 1995-01-11 | ||
EP0774759A1 (en) * | 1989-04-13 | 1997-05-21 | SanDisk Corporation | Reference cells track charge leakage |
US7266017B2 (en) | 1989-04-13 | 2007-09-04 | Sandisk Corporation | Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system |
US5991517A (en) * | 1989-04-13 | 1999-11-23 | Sandisk Corporation | Flash EEprom system with cell by cell programming verification |
US7283397B2 (en) | 1989-04-13 | 2007-10-16 | Sandisk Corporation | Flash EEprom system capable of selective erasing and parallel programming/verifying memory cell blocks |
USRE41468E1 (en) | 1993-09-21 | 2010-08-03 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41485E1 (en) | 1993-09-21 | 2010-08-10 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41456E1 (en) | 1993-09-21 | 2010-07-27 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41244E1 (en) | 1993-09-21 | 2010-04-20 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41019E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41020E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41021E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41950E1 (en) | 1993-09-21 | 2010-11-23 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41969E1 (en) | 1993-09-21 | 2010-11-30 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE42120E1 (en) | 1993-09-21 | 2011-02-08 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
US6850434B2 (en) | 1995-01-31 | 2005-02-01 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6459614B1 (en) | 1995-01-31 | 2002-10-01 | Hitachi, Ltd. | Non-volatile memory device and refreshing method |
US6757194B2 (en) | 1995-01-31 | 2004-06-29 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6768672B2 (en) | 1995-01-31 | 2004-07-27 | Renesas Technology Corp. | Clock Synchronized Non-Volatile Memory Device |
US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6801452B2 (en) | 1995-01-31 | 2004-10-05 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6804147B2 (en) | 1995-01-31 | 2004-10-12 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6829163B2 (en) | 1995-01-31 | 2004-12-07 | Hitachi, Ltd. | Clock synchronized nonvolatile memory device |
US6847549B2 (en) | 1995-01-31 | 2005-01-25 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6751119B2 (en) | 1995-01-31 | 2004-06-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6868006B2 (en) | 1995-01-31 | 2005-03-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6898118B2 (en) | 1995-01-31 | 2005-05-24 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6912156B2 (en) | 1995-01-31 | 2005-06-28 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6965525B2 (en) | 1995-01-31 | 2005-11-15 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6038165A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US7161830B2 (en) | 1995-01-31 | 2007-01-09 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US7193894B2 (en) | 1995-01-31 | 2007-03-20 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6111790A (en) * | 1995-01-31 | 2000-08-29 | Hitachi, Ltd. | Non-volatile memory device and refreshing method |
US6747941B2 (en) | 1995-01-31 | 2004-06-08 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6751120B2 (en) | 1995-01-31 | 2004-06-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US7286397B2 (en) | 1995-01-31 | 2007-10-23 | Renesas Technology Corporation | Clock synchronized nonvolatile memory device |
US7324375B2 (en) | 1995-01-31 | 2008-01-29 | Solid State Storage Solutions, Llc | Multi-bits storage memory |
US7327604B2 (en) | 1995-01-31 | 2008-02-05 | Renesas Technology Corporation | Clock synchronized non-volatile memory device |
US6166949A (en) * | 1995-01-31 | 2000-12-26 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US7542339B2 (en) | 1995-01-31 | 2009-06-02 | Solid State Storage Solutions, Llc | Clock synchronized non-volatile memory device |
US6226198B1 (en) | 1995-01-31 | 2001-05-01 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6366495B2 (en) | 1995-01-31 | 2002-04-02 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6256230B1 (en) | 1995-01-31 | 2001-07-03 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US8570814B2 (en) | 1995-02-27 | 2013-10-29 | Mlc Intellectual Property, Llc | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US6396736B1 (en) | 1996-05-01 | 2002-05-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
US7394697B2 (en) | 1996-05-01 | 2008-07-01 | Renesas Technology Corp. | Nonvolatile semiconductor memory device which stores multi-value information |
US7245532B2 (en) | 1996-05-01 | 2007-07-17 | Renesas Technology Corporation | Nonvolatile semiconductor memory device which stores multi-value information |
US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US6771537B2 (en) | 1996-05-01 | 2004-08-03 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US5889716A (en) * | 1997-01-30 | 1999-03-30 | Nec Corporation | Semiconductor memory |
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