JPS62253240A - Line connecting circuit - Google Patents
Line connecting circuitInfo
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- JPS62253240A JPS62253240A JP9648386A JP9648386A JPS62253240A JP S62253240 A JPS62253240 A JP S62253240A JP 9648386 A JP9648386 A JP 9648386A JP 9648386 A JP9648386 A JP 9648386A JP S62253240 A JPS62253240 A JP S62253240A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
、 本発明は、多重通信の二つのＰ ＣＭ １次群信号
と一つのＦＤＭ基礎超群信号とを相互に変換するトラン
スマルチプレクサのライン接続回路に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a line connection circuit for a transformer multiplexer that mutually converts two PCM primary group signals of multiplex communication and one FDM basic supergroup signal. .
〔４既 要〕
本発明は、二つのＰＣＭ１次群信次群一つのＦＤＭ基礎
超群信号とを相互に変換するトランスマルチプレクサの
ライン接続回路において、フレームＯを示す信号をフレ
ームアライナの前に挿入することにより、
音声信号およびシグナリング信号に対するフレームアラ
イナ回路を一つにして回路規模を軽減し、ＩＣによる集
積化を容易にしたものである。[4 Required] The present invention inserts a signal indicating frame O in front of a frame aligner in a line connection circuit of a transformer multiplexer that mutually converts two PCM first-order group signals and one FDM basic supergroup signal. As a result, the frame aligner circuits for audio signals and signaling signals are integrated into one, reducing the circuit scale and facilitating integration using an IC.
第３図は従来例のライン接続回路のブロック構成図であ
る。従来ライン接続回路では、第３図に示すように入力
されたＰＣＭ１次群信号２０１は、フレームアライナ回
路３０２によりトランスマルチ、 プレクサ内のフレー
ム位置に一致した音声信号２０８として出力される。一
方、人力ＰＣＭ１次群信号２０１に含まれるシグナリン
グ情報は、タイムスロット１６抽出回路３０４により分
離される。タイムスロット６抽出回路３０４より分離さ
れた信号３０５は、制御信号発生回路３０６から出力さ
れる信号３０７が制御する速度変換回路３０８により、
トランスマルチプレクサ内で必要とされる速度の信号３
０９に変換される。信号３０９はフレームアライナ回路
３０２と同等の動作を行うフレームアライナ回路３１０
に人力され、トランスマルチプレクサ内のフレーム位置
に一致された後にシグナリング信号２１５として出力さ
れていた。FIG. 3 is a block diagram of a conventional line connection circuit. In the conventional line connection circuit, as shown in FIG. 3, an input PCM primary group signal 201 is output by a frame aligner circuit 302 as an audio signal 208 that matches the frame position in the transmultiplexer. On the other hand, the signaling information included in the human-powered PCM primary group signal 201 is separated by the time slot 16 extraction circuit 304. The signal 305 separated from the time slot 6 extraction circuit 304 is processed by the speed conversion circuit 308 controlled by the signal 307 output from the control signal generation circuit 306.
Signal 3 of the required speed in the transformer multiplexer
09. A signal 309 is sent to a frame aligner circuit 310 that operates in the same manner as the frame aligner circuit 302.
The signals were inputted manually and outputted as the signaling signal 215 after being matched to the frame position within the transmultiplexer.
しかし、このような従来例のライン接続回路では、トラ
ンスマルチプレクサ内部で定めたフレーム位置と一致す
るように構成されているフレームアライナ回路を音声信
号とシグナリング信号との両方に対し備えているので、
回路規模が大きく、ＩＣによる集積化が難しい欠点があ
った。However, such conventional line connection circuits are equipped with frame aligner circuits for both audio signals and signaling signals, which are configured to match the frame positions determined inside the transformer multiplexer.
The drawback was that the circuit scale was large and it was difficult to integrate it with an IC.
本発明は上記の欠点を解決し、回路規模を軽減しＩＣに
よる集積化が容易なライン接続回路を提供することを目
的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks, and to provide a line connection circuit which can be reduced in circuit scale and easily integrated into an IC.
本発明は、ＣＣＩＴＴ勧告Ｇ７３２に準拠して二つのＰ
ＣＭ１次群信号（２，０４８Ｍｂｉｔ／ｓ）と一つのＦ
ＤＭ基礎超群信号とを相互に変換するトランスマルチプ
レクサのライン接続回路において、上記ＰＣＭＩ次群信
号のフレームＯを示す信号を発生するフレーム０発生手
段（２０４）と、フレーム同期およびマルチフレーム同
期の引込みが行われたＰＣＭ１次群信号のタイムスロッ
ト０内の所定ビットにこのＯを示す信号を挿入する選択
手段（２０３）と、この選択手段の出力を上記トランス
マルチプレクサ内部で定めたフレーム位置と一致させる
フレームアライナ手段（２０？ ）と、このフレームア
ライナ手段の出力から上記フレームＯを示す信号を抽出
し、制御信号を発生する制御信号発生手段（２０９）と
、この制御信号に従って上記フレームアライナ手段の出
力に含まれ各チャネルに割当てられているシグナリング
情報の速度を上記トランスマルチプレクサ内部の速度に
変換する速度変換手段（２１４）とを含むことを特徴と
する。The present invention complies with CCITT Recommendation G732 and provides two
CM primary group signal (2,048 Mbit/s) and one F
In the line connection circuit of the transformer multiplexer that mutually converts the DM basic supergroup signal, a frame 0 generation means (204) for generating a signal indicating frame O of the PCMI next group signal, and a frame synchronization and multiframe synchronization pull-in circuit are provided. a selection means (203) for inserting a signal indicating O into a predetermined bit in time slot 0 of the PCM primary group signal, and a frame for making the output of this selection means coincide with the frame position determined inside the transmultiplexer; aligner means (20?); control signal generating means (209) for extracting a signal indicating the frame O from the output of the frame aligner means and generating a control signal; and controlling the output of the frame aligner means in accordance with the control signal. The transmultiplexer is characterized in that it includes speed converting means (214) for converting the speed of the signaling information included and allocated to each channel to the speed inside the transmultiplexer.
フレーム０発生手段でＰＣＭ１次群信号のフレームＯを
示す信号を発生する。選択手段でフレーム同期およびマ
ルチプレクサ同期の引込みが行われたＰＣＭ１次群信号
のタイムスロット０内の所定ビットにフレームＯ発生手
段の出力を挿入する。A frame 0 generating means generates a signal indicating frame O of the PCM primary group signal. The output of the frame O generation means is inserted into a predetermined bit in time slot 0 of the PCM primary group signal for which frame synchronization and multiplexer synchronization have been performed by the selection means.
この選択手段の出力をフレームアライナ手段でトランス
マルチプレクサ内部で定めたフレーム位置と一致させ音
声信号を出力する。またフレームアライナ手段の出力か
ら制御信号発生手段でフレーム０を示す信号を抽出し、
シグナリング情報が含まれている位置を確定し制御信号
を出力する。この制御信号に従って速度変換手段で、フ
レームアライナ手段の出力に含まれ各チャネルに割当て
られているシグナリング情報の速度をトランスマルチプ
レクサ内部で使用するために最適な速度に変換して出力
する０以上の動作により回路規模を軽減しｔＣによる集
積化を容易に行うことができる。The output of the selection means is matched with the frame position determined inside the transmultiplexer by the frame aligner means, and an audio signal is output. Further, the control signal generating means extracts a signal indicating frame 0 from the output of the frame aligner means,
It determines the position containing the signaling information and outputs the control signal. In accordance with this control signal, the speed conversion means converts the speed of the signaling information included in the output of the frame aligner means and assigned to each channel to an optimal speed for use inside the transmultiplexer, and outputs the speed. This allows the circuit scale to be reduced and integration by tC to be easily performed.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明一実施例ライン接続回路のブロック構成
図である。第１図において、ＰＣＭ１次群信号２０１、
タイムスロットＯの所定のビットを示す信号２０２およ
びフレーム０発生回路２０４からフレームＯを示す信号
２０５が選択回路２０３のそれぞれの入力に接続される
。選択回路２０３からタイムスロットＯの所定のビット
にフレーム０の情報が挿入された信号２０６がフレーム
アライナ回路２０７の入力に接続される。フレームアラ
イナ回路２０７からトランスマルチプレクサ内とフレー
ム位置が一致した音声信号２０日が送出される。また音
声信号２０８が制御信号発生器２０９のフレームＯ抽出
回路２１０の入力および速度変換回路２１４の人力に接
続される。フレーム抽出回路２１０からフレームＯの位
置を示す位置信号２１１が制御信号発生回路２１２の入
力に接続される。制御信号発生回路２１２から制御信号
２１３が速度変換回路２１４の制御入力に接続される。FIG. 1 is a block diagram of a line connection circuit according to an embodiment of the present invention. In FIG. 1, a PCM primary group signal 201,
A signal 202 indicating a predetermined bit of time slot O and a signal 205 indicating frame O from frame 0 generation circuit 204 are connected to respective inputs of selection circuit 203 . A signal 206 in which frame 0 information is inserted into a predetermined bit of time slot O from the selection circuit 203 is connected to the input of the frame aligner circuit 207 . The frame aligner circuit 207 sends out the audio signal 20 whose frame position matches the inside of the transformer multiplexer. The audio signal 208 is also connected to the input of the frame O extraction circuit 210 of the control signal generator 209 and to the input of the speed conversion circuit 214 . A position signal 211 indicating the position of frame O from the frame extraction circuit 210 is connected to an input of the control signal generation circuit 212 . A control signal 213 from the control signal generation circuit 212 is connected to a control input of the speed conversion circuit 214.
速度変換回路２１４から音声信号２０８に含まれるシグ
ナリング信号をトランスマルチプレクサで必要とされる
速度に変換されたシグナリング信号２１５が出力される
。The speed conversion circuit 214 outputs a signaling signal 215 that is obtained by converting the signaling signal included in the audio signal 208 to a speed required by the transformer multiplexer.
このような構成のライン接続回路の動作について説明す
る。第２図は本発明のライン接続回路のＰＣＭ１次群信
号のフレーム構成およびタイミングを示す図である。第
２図において、ＰＣＭＩ次群信号２０１の各チャネルの
シグナリング情報は、各フレームの各タイムスロット１
６に５００ｆｌｚの速度で挿入されており、トランスマ
ルチプレクサ内部で使用する８ｋｌｌｚの速度と異なる
。そのためにフレームＯのタイムスロット０の所定の１
ビツトにフレームＯを示す情報を挿入し、トランスマル
チプレクサ内とフレーム位置を一致させた後に挿入した
フレーム０の情報を抽出すれば、タイ１１スロノ目６の
マルチフレーム内の位置が確定でき、そのときタイムス
ロット１６をトランスマルチプレクサ内部の速度に変換
すればよい。The operation of the line connection circuit having such a configuration will be explained. FIG. 2 is a diagram showing the frame structure and timing of the PCM primary group signal of the line connection circuit of the present invention. In FIG. 2, the signaling information of each channel of the PCMI next group signal 201 is
6 at a speed of 500flz, which is different from the speed of 8kllz used inside the transformer multiplexer. Therefore, a predetermined 1 in time slot 0 of frame O
By inserting information indicating frame O into the bit, matching the frame position with that in the trans multiplexer, and then extracting the information of inserted frame 0, the position in the multiframe of tie 11 slot number 6 can be determined, and at that time, It is only necessary to convert the time slot 16 to the speed inside the transmultiplexer.
第１図において、ＰＣＭ１次群信号２０１は、タイムス
ロットＯの所定のビットを示す信号２０２により、選択
回路２０３にてフレームＯ発生回路２０４から発生する
フレームＯを示す信号２０５と組合され、タイムスロッ
トＯの所定のビットにフレーム０の情報が挿入された信
号２０６としてフレームアライナ回路２０７に入力され
る。フレームアライナ回路２０７では、トランスマルチ
プレクサ内とフレーム位置を一致させ音声信号２０Ｂと
して出力する。In FIG. 1, a PCM primary group signal 201 is combined with a signal 205 indicating a frame O generated from a frame O generation circuit 204 in a selection circuit 203 by a signal 202 indicating a predetermined bit of a time slot O, and is combined with a signal 205 indicating a frame O generated from a frame O generation circuit 204, It is input to the frame aligner circuit 207 as a signal 206 in which the information of frame 0 is inserted into a predetermined bit of O. The frame aligner circuit 207 matches the frame position with the inside of the transformer multiplexer and outputs it as an audio signal 20B.
さらに、この音声信号２０８から制御信号発生器２０９
のフレームＯ抽出回路２１０にて、フレームＯの位置が
抽出され、このフレームＯの位置を示す信号２１１を基
準とし、制御信号発生回路２１２は、速度変換回路２１
４に必要な制御信号２１３を出力する。Furthermore, from this audio signal 208, a control signal generator 209
The frame O extraction circuit 210 extracts the position of the frame O, and using the signal 211 indicating the frame O position as a reference, the control signal generation circuit 212 extracts the speed conversion circuit 21.
The control signal 213 necessary for the control signal 4 is output.
この制御信号２１３を用い速度変換回路２１４は、上記
音声信号２０８に含まれるシグナリング信号の速度（５
００１１ｚ）をトランスマルチプレクサで必要とされる
速度（８ｋＨｚ）に変換した後トランスマルチプレクサ
内部に出力する。Using this control signal 213, the speed conversion circuit 214 converts the speed of the signaling signal (5
0011z) to the speed required by the transformer multiplexer (8 kHz) and then outputs it inside the transformer multiplexer.
以上説明したように、本発明は、音声信号とシグナリン
グ信号とを一つのフレームアライナ回路で構成すること
ができ、回路規模の軽減とＩＣの集積化とが容易にでき
る優れた効果がある。As described above, the present invention has the advantageous effect that audio signals and signaling signals can be configured in one frame aligner circuit, and that circuit scale can be easily reduced and IC integration can be easily achieved.
第１図は本発明一実施例ライン接続回路のブロック構成
図。
第２図は本発明のライン接続回路のフレーム構成および
タイミングを示す図。
第３図は従来例のライン接続回路のブロック構成図。
２０１・・・ＰＣＭ１次群信号、２０２・・・タイムス
ロットＯの所定のビットを示す信号、２０３・・・選択
回路、２０４・・・フレームＯ発生回路、２０５・・・
フレームＯを示す信号、２０６・・・タイムスロットＯ
の所定のビットにフレームＯの情報が挿入された信号、
２０７．３０２．３１０・・・フレームアライナ回路、
２０８・・・音声信号、２０９・・・制御信号発生器、
２１０・・・フレーム０抽出回路、２１１・・・位置信
号、２１２．３０６・・・制御信号発生回路、２１３・
・・制御信号発生回路（２１２）より出力される制御信
号、２１４．３０８・・・速度変換回路、２１５・・・
シグナリング信号、３０４・・・タイムスロット１６抽
出回路、３０５・・・タイムスロット１６抽出回路（３
０４）より分離された信号、３０７・・・制御信号発生
回路（３０６）から出力される制御信号、３０９・・・
トランスマルチプレクサ内の最適な速度の信号。FIG. 1 is a block diagram of a line connection circuit according to an embodiment of the present invention. FIG. 2 is a diagram showing the frame structure and timing of the line connection circuit of the present invention. FIG. 3 is a block diagram of a conventional line connection circuit. 201... PCM primary group signal, 202... Signal indicating a predetermined bit of time slot O, 203... Selection circuit, 204... Frame O generation circuit, 205...
Signal indicating frame O, 206...time slot O
A signal in which information of frame O is inserted into a predetermined bit of
207.302.310...Frame aligner circuit,
208... Audio signal, 209... Control signal generator,
210...Frame 0 extraction circuit, 211...Position signal, 212.306...Control signal generation circuit, 213...
...Control signal output from the control signal generation circuit (212), 214.308...Speed conversion circuit, 215...
Signaling signal, 304...Time slot 16 extraction circuit, 305...Time slot 16 extraction circuit (3
04) Separated signals, 307... Control signals output from the control signal generation circuit (306), 309...
Optimal speed signal in transformer multiplexer.
Claims (1)
１次群信号（２．０４８Ｍｂｉｔ／ｓ）と一つのＦＤＭ
基礎超群信号とを相互に変換するトランスマルチプレク
サのライン接続回路において、 上記ＰＣＭ１次群信号のフレーム０を示す信号を発生す
るフレーム０発生手段（２０４）と、フレーム同期およ
びマルチフレーム同期の引込みが行われたＰＣＭ１次群
信号のタイムスロット０内の所定ビットにこの０を示す
信号を挿入する選択手段（２０３）と、 この選択手段の出力を上記トランスマルチプレクサ内部
で定めたフレーム位置と一致させるフレームアライナ手
段（２０７）と、 このフレームアライナ手段の出力から上記フレーム０を
示す信号を抽出し、制御信号を発生する制御信号発生手
段（２０９）と、 この制御信号に従って上記フレームアライナ手段の出力
に含まれ各チャネルに割当てられているシグナリング情
報の速度を上記トランスマルチプレクサ内部の速度に変
換する速度変換手段（２１４）と を含むことを特徴とするライン接続回路。(1) Two PCMs in accordance with CCITT recommendation G732
Primary group signal (2.048Mbit/s) and one FDM
In the line connection circuit of the transformer multiplexer that mutually converts the basic supergroup signal, frame 0 generation means (204) that generates a signal indicating frame 0 of the PCM primary group signal, and frame synchronization and multiframe synchronization pull-in are performed. a selection means (203) for inserting a signal indicating 0 into a predetermined bit in time slot 0 of the PCM primary group signal, and a frame aligner for making the output of the selection means coincide with a frame position determined inside the transformer multiplexer. means (207); control signal generating means (209) for extracting a signal indicating the frame 0 from the output of the frame aligner means and generating a control signal; A line connection circuit characterized in that it includes speed converting means (214) for converting the speed of signaling information assigned to each channel to the speed inside the transmultiplexer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9648386A JPS62253240A (en) | 1986-04-25 | 1986-04-25 | Line connecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9648386A JPS62253240A (en) | 1986-04-25 | 1986-04-25 | Line connecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62253240A true JPS62253240A (en) | 1987-11-05 |
Family
ID=14166305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9648386A Pending JPS62253240A (en) | 1986-04-25 | 1986-04-25 | Line connecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62253240A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56161734A (en) * | 1980-05-16 | 1981-12-12 | Nec Corp | Interface device for pcm signal |
-
1986
- 1986-04-25 JP JP9648386A patent/JPS62253240A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56161734A (en) * | 1980-05-16 | 1981-12-12 | Nec Corp | Interface device for pcm signal |
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