JPS62251787A - Synchronous clock generation circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ドツトクロックが異なる複数の表示画面を重
ね合わせてひとつの画面に表示するための同期クロック
を発生する同期クロック発生回路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a synchronous clock generation circuit that generates a synchronous clock for superimposing a plurality of display screens with different dot clocks and displaying them on one screen. be.

〔従来の技術〕[Conventional technology]

従来、この種の方法としては、同じドツトクロックを各
表示回路にて共用するか、または、ある表示回路にて使
用しているドツトクロックを分周したものを他の表示回
路に使用する方法があった。Conventionally, this type of method has been to share the same dot clock in each display circuit, or to divide the dot clock used in one display circuit and use it in other display circuits. there were.

上記方法を適用した従来の表示回路を第５図に示す。第
５図において、１，２は表示回路、１１はドツトクロッ
クａを発生する発振器、１２はドツトクロックａを分周
してクロックｂを出力する分周器、２１はドツトクロッ
クａまたはクロックｂによりキャラクタ・クロックＣを
発生するキャラクタ・クロック発生回路、Ｓｌは表示回
路２に入力する信号を選択するスイッチである。A conventional display circuit to which the above method is applied is shown in FIG. In FIG. 5, 1 and 2 are display circuits, 11 is an oscillator that generates dot clock a, 12 is a frequency divider that divides dot clock a and outputs clock b, and 21 is a dot clock a or clock b. A character clock generation circuit generates a character clock C, and Sl is a switch that selects a signal to be input to the display circuit 2.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述したような方法においては、同じドツトクロック又
は分周したクロックを使用する場合、表示ドツト数に制
限があり、グラフィック表示と文字表示のように各々の
表示画面に適した任意の表示ドツト数にできないという
欠点があった。In the method described above, if the same dot clock or a divided clock is used, there is a limit to the number of display dots, and the number of display dots that is suitable for each display screen, such as graphic display and character display, can be set as desired. The drawback was that it couldn't be done.

〔問題点を解決するための手段〕[Means for solving problems]

このような欠点を除去するために本発明は、第１の表示
回路から出力される基本クロックと同期のとれた同期ド
ツトクロックを発生する分周器付位相同期回路と、同期
ドツトクロックが入力されるキャラクタ・クロック発生
回路と、このキャラクタ・クロック発生回路を表示同期
信号に同期してリセットするリセット信号生成回路とを
設けるようにしたものである。In order to eliminate such drawbacks, the present invention provides a phase synchronized circuit with a frequency divider that generates a synchronous dot clock that is synchronized with the basic clock output from the first display circuit, and a phase synchronized circuit that receives the synchronous dot clock as input. A character clock generation circuit is provided, and a reset signal generation circuit is provided for resetting the character clock generation circuit in synchronization with a display synchronization signal.

〔作用〕[Effect]

本発明においては、ドツトクロックが異なる複数の表示
画面を重ね合わせてひとつの画面に表示することができ
る。In the present invention, a plurality of display screens with different dot clocks can be superimposed and displayed on one screen.

〔実施例〕〔Example〕

第１図は、本発明に係わる同期クロック発生回路の一実
施例と表示回路とを示す系統図である。FIG. 1 is a system diagram showing an embodiment of a synchronous clock generation circuit and a display circuit according to the present invention.

第１図において、３は表示回路、４は同期クロック発生
回路である。表示回路３は、基本ドツトクロックａを発
生する発振器３１、基本ドツトクロックａを分周してク
ロックｂを出力する分周器３２、クロックｂを入力して
表示同期信号としての水平同期信号ｄを出力する水平同
期信号発生図３３を有する。また、同期クロック発生回
路４は、位相比較器４１、低域ろ波器４２、電圧制御発
振器４３、分周器４４、リセット信号生成回路４５、キ
ャラクタ・クロック発生回路４６から成る。In FIG. 1, 3 is a display circuit, and 4 is a synchronous clock generation circuit. The display circuit 3 includes an oscillator 31 that generates a basic dot clock a, a frequency divider 32 that divides the basic dot clock a and outputs a clock b, and inputs the clock b to generate a horizontal synchronization signal d as a display synchronization signal. The output horizontal synchronizing signal generation diagram 33 is provided. The synchronous clock generation circuit 4 also includes a phase comparator 41, a low-pass filter 42, a voltage controlled oscillator 43, a frequency divider 44, a reset signal generation circuit 45, and a character clock generation circuit 46.

発振器３１から発振された基本ドツトクロックａを分周
器３２にて成る値に分周したクロックｂと、電圧制御発
振器４３にて発振された別のドツトクロックである同期
ドツトクロックｅを分周器４４にて成る値に分周したク
ロックｆとを位相比較器４１にて比較する。これにより
、クロックｂとクロックｆとが同一周期となるよう、低
域ろ波器４２と電圧制御発振器４３にて同期ドツトクロ
ックｅの周期を制御する。このようにして、基本ドツト
クロックａと同期のとれた同期ドツトクロックｅを発生
することができる。The basic dot clock a oscillated from the oscillator 31 is divided into a clock b by the frequency divider 32, and the synchronous dot clock e, which is another dot clock oscillated by the voltage controlled oscillator 43, is divided by the frequency divider 32. A phase comparator 41 compares the clock f whose frequency is divided by 44. Thereby, the period of the synchronous dot clock e is controlled by the low-pass filter 42 and the voltage controlled oscillator 43 so that the clock b and the clock f have the same period. In this way, the synchronous dot clock e that is synchronized with the basic dot clock a can be generated.

第２図は、第１図に示す回路の動作を説明するためのタ
イムチャートであり、第２図（ａｌに示す基本ドツトク
ロックａと第２図（Ｃ１に示す同期ドツトクロックｅの
比率が８対５の場合、すなわち、クロックｂの１／２周
期に発生する基本ドツトクロックａの数が８で、クロッ
クｆの１／２周期に発生する同期ドツトクロックｅの数
が５の場合を示す、第２図（ｂ）はクロフクｂ１第２（
ｄ）はクロックｆを示す。FIG. 2 is a time chart for explaining the operation of the circuit shown in FIG. 1, and shows that the ratio of the basic dot clock a shown in FIG. In the case of pair 5, that is, the number of basic dot clocks a generated in 1/2 period of clock b is 8, and the number of synchronous dot clocks e generated in 1/2 period of clock f is 5. Figure 2 (b) shows Kurofuku b1 2nd (
d) shows the clock f.

第３図は第１図に示すリセット信号生成回路４５とキャ
ラクタ・クロック発生回路４６の動作を説明するための
タイムチャートである。リセット信号生成回路４５とキ
ャラクタ・クロック発生回路４６とは横方向の画面位置
の調整を行なうための回路である。まず、リセット信号
生成回路４５にて第３図（ａ）に示す水平同期信号ｄの
周期を検出し、第３図１ｃ）に示すように水平同期信号
ｄを遅延させ、第３図（ｅ）に示す遅延したキャラクタ
・クロンクリセット信号ｇを発生させる。これにより、
第３図（ｆ）に示す調整用遅延時間Ｔにおいて水平同期
信号ｄの周期ごとに第３図（ｅ）に示すキャラクタ・ク
ロックリセット信号ｇによるキャラクタ・クロック発生
回路４６のリセットを行ない、第３図＜ｒ＞に示す位相
同期のとれたキャラクタ・クロックｈを出力する。FIG. 3 is a time chart for explaining the operations of the reset signal generation circuit 45 and character clock generation circuit 46 shown in FIG. 1. The reset signal generation circuit 45 and the character clock generation circuit 46 are circuits for adjusting the screen position in the horizontal direction. First, the reset signal generation circuit 45 detects the period of the horizontal synchronizing signal d shown in FIG. 3(a), delays the horizontal synchronizing signal d as shown in FIG. 3(1c), and A delayed character clock reset signal g shown in FIG. This results in
During the adjustment delay time T shown in FIG. 3(f), the character clock generation circuit 46 is reset by the character clock reset signal g shown in FIG. 3(e) every cycle of the horizontal synchronizing signal d, and the third A phase-synchronized character clock h shown in the figure <r> is output.

このようにして、第１の表示回路による表示画面に対す
る第２の表示回路による表示画面の横方向の画面位置が
調整されて固定される。なお、第３図（ｂ）はクロック
ｂ、第３図（ｄ＋は同期ドツトクロックｅを示す。In this way, the horizontal screen position of the display screen of the second display circuit with respect to the display screen of the first display circuit is adjusted and fixed. Note that FIG. 3(b) shows the clock b, and FIG. 3(d+ shows the synchronous dot clock e).

第４図は、稟１の表示回路３と第２の表示回路５とを接
続した場合の系統図である。第４図において、４は同期
クロック発生回路、５はビデオ信号混合回路である。こ
のような構成により、ドツトクロックが異なる複数の表
示画面を重ね合わせてひとつの画面に表示することがで
きる。なお、本実施例においては、表示同期信号として
水平同期信号を用いたが、垂直同期信号を用いた場合も
同様の動作となり、垂直の同期が保持される。FIG. 4 is a system diagram when the first display circuit 3 and the second display circuit 5 are connected. In FIG. 4, 4 is a synchronous clock generation circuit, and 5 is a video signal mixing circuit. With this configuration, a plurality of display screens with different dot clocks can be superimposed and displayed on one screen. Note that in this embodiment, a horizontal synchronization signal is used as the display synchronization signal, but a similar operation occurs when a vertical synchronization signal is used, and vertical synchronization is maintained.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、基本クロックと同期のと
れた同期ドツトクロックを発生させ、キャラクタ・クロ
ックを表示同期信号に同期させる□　ことにより、ドツ
トクロックが異なる複数の表示画面を重ね合わせてひと
つの画面に表示することができるので、各々の表示画面
にて目的に合った表示制御が可能となり、プログラム制
御が簡素化される効果がある。As explained above, the present invention generates a synchronized dot clock that is synchronized with the basic clock and synchronizes the character clock with the display synchronization signal, thereby superimposing multiple display screens with different dot clocks into one. Since the information can be displayed on multiple screens, it is possible to control the display according to the purpose on each display screen, which has the effect of simplifying program control.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係わる同期クロック発生回路の一実施
例と表示回路とを示す系統図、第２図。 第３図は第１図の回路の動作を説明するためのタイムチ
ャート、第４図は第１図の同期クロック発生回路を複数
の表示回路に適用した例を示す系統図、第５図は従来の
表示方法を説明するための系統図である。 ３．５・・・・表示回路、４・・・・同期回路、６・・
・・ビデオ信号混合回路、３１・・・・発振器、３２．
４４・・・・分周器、３３・・・・水平同期信号発生回
路、４１・・・・位相比較器、４２・・・・低域ろ波器
、４３・・・・電圧制御発振器、４５・・・・リセット
信号生成回路、４６・・・・キャラクタ・クロック発生
回路。 第４図 ？FIG. 1 is a system diagram showing an embodiment of a synchronous clock generation circuit and a display circuit according to the present invention, and FIG. Figure 3 is a time chart for explaining the operation of the circuit in Figure 1, Figure 4 is a system diagram showing an example in which the synchronous clock generation circuit in Figure 1 is applied to multiple display circuits, and Figure 5 is a conventional FIG. 2 is a system diagram for explaining a display method. 3.5...Display circuit, 4...Synchronization circuit, 6...
. . . video signal mixing circuit, 31 . . . oscillator, 32.
44... Frequency divider, 33... Horizontal synchronizing signal generation circuit, 41... Phase comparator, 42... Low pass filter, 43... Voltage controlled oscillator, 45 . . . Reset signal generation circuit, 46 . . . Character clock generation circuit. Figure 4?

Claims (1)

【特許請求の範囲】[Claims] 第１の表示回路から出力される基本クロックと同期のと
れた同期ドットクロックを発生する分周器付位相同期回
路と、前記同期ドットクロックが入力されるキャラクタ
・クロック発生回路と、このキャラクタ・クロック発生
回路を表示同期信号に同期してリセットするリセット信
号生成回路とを備え、前記同期ドットクロックとキャラ
クタ・クロックとを第２の表示回路に出力することを特
徴とする同期クロック発生回路。a phase synchronized circuit with a frequency divider that generates a synchronous dot clock synchronized with the basic clock output from the first display circuit; a character clock generation circuit to which the synchronous dot clock is input; A synchronous clock generation circuit comprising: a reset signal generation circuit that resets the generation circuit in synchronization with a display synchronization signal, and outputs the synchronous dot clock and character clock to a second display circuit.