JPS6224495A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To make it unnecessary to leave an especially large margin on design to improve the read time by generating the timing of the driving signal of a sense amplifier from the delay characteristic due to a memory device itself. CONSTITUTION:The sense amplifier consists of P-channel MOSFETs P11 and P12 and N-channel MOSFETs N5 and N6. When a precharge signal phiP is in the high level, transistors TRs P1-P4 and P15 are turned on to precharge column lines D1, D'1, D2, and D'2 and a signal phiD1 to the high level. When the signal phiP goes to the low level, a selected row line X1 rises, and an end part X10 of the row line goes to the high level after the delay due to the resistance of the row line and the capacity, and a RAM cell discharges one of pairs of column lines D1 and D'1 and column lines D2 and D'2, and the signal phiD1 is discharged by either of MOSFETs N12 and N13. An inverter I sets a discharge signal phiD to the high level, and the sense amplifier is set to the active state, and the column line D2 goes to the low level quickly, thus completing read.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体からなる記憶回路がマトリックス状に
配置され、これら記憶回路を指定するための行線と列線
を持つ半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device in which memory circuits made of semiconductor are arranged in a matrix and have row lines and column lines for specifying these memory circuits.

〔従来の技術〕[Conventional technology]

従来、この種の半導体記憶装置は、例えば第３図に示す
ように、マトリックス状に配置されたＣ−ＭＯ３型スタ
ティックＲＡＭセルＭ１１゜１□、　　Ｎ２１　、　　
Ｍ２□、・・・（これは第４図に示すようにＰチャンネ
ル型ＭＯＳＦＥＴ　ＰＩ３．　ＰＩ４、Ｎチャンネル型
ＭＯＳＦＥ７８８．　Ｎ９．８１０．　Ｎｉｌからなる
）と、行線ＸＩ　、　Ｎ２　、　・・・（Ｘｌｏ　、　
Ｘ２ｏ　４ｆ　ソ（１’）終端）と、列線０１、０１．
０２．０２．・・・と、プリチャージ信号φＰがゲート
に印加されるＰチャンネル型ＭＯＳＦＥＴ　ＰＩ。Conventionally, this type of semiconductor memory device has C-MO3 type static RAM cells M11゜1□, N21, N21, arranged in a matrix, as shown in FIG. 3, for example.
M2□, ... (as shown in Fig. 4, this consists of P-channel type MOSFET PI3. PI4, N-channel type MOSFET 788.N9.810.Nil), and row lines XI, N2, ... (Xlo ,
X2o 4f (1') end) and column lines 01, 01.
02.02. . . . and a P-channel MOSFET PI to which the precharge signal φP is applied to the gate.

Ｐ２．　Ｐ３．　Ｐ４と、複数の行線Ｘｉ　、　Ｎ２　
、　・・・を信号Ｙｌ。P2. P3. P4 and multiple row lines Xi, N2
, ... as the signal Yl.

Ｙｌ、　Ｙ２．　Ｙ２で選択するためのＭＯＳＦＥＴ　
（Ｍｌ、　Ｐ５）　。Yl, Y2. MOSFET for selection with Y2
(Ml, P5).

（Ｎ２．　Ｐ６）　、　（Ｎ３．　Ｐ７）　、　（Ｎ４
．　Ｐ８）　、・・・と、センスアンプを構成するＰチ
ャンネル型ＭＯ９ＦＥＴ　ｐＨ。(N2. P6) , (N3. P7) , (N4
．． P8) ,... and the P-channel MO9FET pH that constitutes the sense amplifier.

ＰＩ２　、　　Ｎチャンネル型１４０ＳＦＥＴ　８５．
　Ｎ８と、ゲートにリード信号Ｒが印加されセンスアン
プを書込み時に孤立させるためのＰチャンネル型ＭＯＳ
ＦＥＴＰ９．　ＰＩＯ，・・・と、ゲートにディスチャ
ージ信号φＤが印加されるＮチャンネル型ＭＯ９ＦＥＴ
　Ｎ７で構成されている。PI2, N-channel type 140SFET 85.
N8 and a P-channel MOS to which the read signal R is applied to the gate and isolates the sense amplifier during writing.
FETP9. PIO,... and an N-channel MO9FET to which the discharge signal φD is applied to the gate.
It consists of N7.

第５図は第３図の回路動作を示すタイムチャートである
。FIG. 5 is a time chart showing the operation of the circuit shown in FIG.

まず、プリチャージ信号φＰがハイレベルのとき、　　
ＭＯＳＦＥＴ　ＰＩ、　Ｐ２．　Ｐ３．　Ｐ４がオンし
、列線器。First, when the precharge signal φP is at high level,
MOSFET PI, P2. P3. P4 is turned on and the line switch is turned on.

ＤＩ、　Ｄ２．　Ｄ２はハイレベルにプリチャージされ
る。DI, D2. D2 is precharged to high level.

また、この期間、行線ＸＩ　、　Ｘ２　、・・・はすべ
て非選択で、ローレベルとなっている。次に、時刻１．
にプリチャージ信号φＰがローレベルになると、行線Ｘ
ｌ　、　Ｘ２　、・・・のうち選ばれた１木ｘ１がハイ
レベルになり、行線の容量と抵抗による遅れの後、時刻
ｔｚに行線ｘ２の終端ｘ２゜がハイレベルになる。そし
て、ＲＡＭセルに記憶されている情報が、列線対旧、　
Ｄｉ、　０２．　Ｄ２の一方Ｉｌｌ、　０１をローレベ
ルにディスチャージすることによって列線Ｄ２．　Ｄ２
に読出される。ところで、このディスチャージは、ＲＡ
Ｍセルで行なうものであり、長時間を必要とする。Also, during this period, the row lines XI, X2, . . . are all unselected and at a low level. Next, time 1.
When the precharge signal φP becomes low level, the row line
The selected tree x1 among l, X2, . The information stored in the RAM cells is then
Di, 02. By discharging one of the column lines D2.01 to a low level, one of the column lines D2. D2
is read out. By the way, this discharge is RA
This is done using M cells and requires a long time.

そこで、トランジスタｐＨ，ＰＩ２．　Ｎ５〜７からな
るラッチ型のセンスアンプを作動させる。このタイミン
グはディスチャージ信号φＤ　（時刻ｔ３にハイレベル
となる）で制御される。プリチャージ信号φＰがローレ
ベルになった時（時刻１＋）からディスチャージ信号φ
。がハイレベルになる（時刻ｔ３）までの時間は、この
センスアンプが正常にラッチ動作が行なえるだけの入力
電圧差が列線Ｄ２．　Ｄ２に現われるのに必要な時間で
あり、従来は遅延回路を用いたり、システムクロックを
用いて作られていた。Therefore, transistor pH, PI2. The latch type sense amplifier consisting of N5 to N7 is activated. This timing is controlled by the discharge signal φD (which becomes high level at time t3). From the time the precharge signal φP becomes low level (time 1+), the discharge signal φ
. During the time until column lines D2.D2. and D2.D2. This is the time required for the signal to appear on D2, and has conventionally been created using a delay circuit or a system clock.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の回路では、プリチャージ信号φＰとディ
スチャージ信号φＤの間の時間がＲＡＭとは別の回路で
作られているため、列線０２．　［１２に十分に差が現
われるまでの時間（＝ｔｚ　　ｔ＋　）とはアンバラン
スが生じ、これによって、時間（ｔ２”−ｔ＋）より短
い（φＰ−φＤ）時間が得られるど、センスアンプは誤
動作するに至るため、設計者は、（φＰ−φｎ）間に充
分な余裕をとらざるをえず、その結果、このスタティッ
クＲＡＭの読出し時間（ｔ３ｔ＋）は、設計上の余裕と
して１３−ｔ２を含むため、長大となる。In the conventional circuit described above, since the time between the precharge signal φP and the discharge signal φD is created by a circuit other than the RAM, the column line 02. [12] An imbalance occurs with the time (=tz t+) until a sufficient difference appears, and as a result, a time (φP-φD) shorter than the time (t2''-t+) is obtained, but the sense amplifier malfunctions. Therefore, the designer has no choice but to provide a sufficient margin between (φP-φn), and as a result, the read time (t3t+) of this static RAM includes 13-t2 as a design margin. Therefore, it becomes long.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の半導体記憶装置は、行線のうちのいずれか１本
が選択されたことを検出して、記憶情報の読出し回路を
圭動状態にする回路を備えたことを特徴とする。The semiconductor memory device of the present invention is characterized in that it includes a circuit that detects that any one of the row lines is selected and puts a storage information reading circuit into an active state.

このように、センスアンプの駆動信号のタイミングを記
憶装置自身に起因する遅延特性から作ることにより、設
計トの余裕を特に大きくとる必要がないため、読出し時
間を向上させることができる。In this way, by determining the timing of the drive signal of the sense amplifier based on the delay characteristics caused by the memory device itself, there is no need to provide a particularly large design margin, and the read time can be improved.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図はその動作を示すタイムチャートである。FIG. 1 is a circuit diagram of an embodiment of a semiconductor memory device of the present invention;
FIG. 2 is a time chart showing the operation.

本実施例は、第３図の従来例の回路において、プリチャ
ージ信号φＰがゲートに印加されるＰチャンネル型ＭＯ
３ＦＥＴ　ＰＩ５と、ソースが接地され、ドレインがＰ
チャンネル型ＭＯＳＦＥＴ　ＰＩ５　（７）ドレインに
接続されて行線ＸＩ、　Ｘ２の立上がりをそれぞれ検出
するＮチャンネル型ＭＯＳＦＥＴ　Ｎ＋２．　Ｎ１３と
、入力がＰチャンネル型ＭＯ３ＦＥＴ　ＰＩ５　、　　
Ｎチャンネル型Ｍ［１ＳＦＥＴ　８１２．旧３のドレイ
ンに接続され、出力がＮチャンネル型ＭＯＳＦＥＴ　Ｎ
７のゲートに接続されて入力側の信号φＤＩを反転して
ディスチャージ信号φＤを出力するインパータエを付加
したものである。This embodiment is a P-channel type MO in which a precharge signal φP is applied to the gate in the conventional circuit shown in FIG.
3FET PI5, source is grounded, drain is P
Channel type MOSFET PI5 (7) N-channel type MOSFET N+2 connected to the drain and detecting the rise of row lines XI and X2, respectively. N13 and input is P channel type MO3FET PI5,
N-channel type M[1SFET 812. Connected to the drain of old 3, output is N channel type MOSFET N
In addition, an inverter is connected to the gate of 7 and inverts the input signal φDI to output a discharge signal φD.

次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。Next, the operation of this embodiment will be explained with reference to the time chart of FIG.

まず、プリチャージ信号φＰがハイレベルのとき（φＰ
はローレベル）、トランジスタ２１〜４゜ＰＩ５がオン
して各列線［１１，［１１，０２，Ｄ２と信号φＤ１が
ハイレベルにプリチャージされる。このときすべての行
線ＸＩ　、　Ｘ２　、・・・は非選択でローレベルにな
っている。次に、時刻ｔ、にプリチャージ信号φＰがロ
ーレベルになると同時に、選ばれた行線Ｘ１が立ち上が
り、行線の抵抗と容量による遅延のあと時刻ｔ２に行線
の端部ｘ１０がハイレベルになる。これによってＲＡＭ
セルは、列線対０１．　ＤＩ。First, when the precharge signal φP is at high level (φP
(low level), transistors 21 to 4°PI5 are turned on, and each column line [11, [11, 02, D2] and signal φD1 are precharged to high level. At this time, all row lines XI, X2, . . . are unselected and at a low level. Next, at time t, the precharge signal φP goes to low level, the selected row line X1 rises, and after a delay due to the resistance and capacitance of the row line, the end of the row line x10 goes to high level at time t2. Become. This allows RAM
The cells are connected to column line pair 01. D.I.

Ｄ２．０２の一方をディスチャージし、ＭＯＳＦＥＴ　
Ｎ１２゜Ｎ１３のいずれかによって、信号φＤ１がディ
スチャージされる。信号φＤ１のディスチャージをうけ
てインパータエは、その出力であるディスチャージ信号
φＤをハイレベルにし、センスアンプが能動状態になる
。これによって列線０２が急速にローレベルになり、読
出しは完了する。Discharge one side of D2.02, MOSFET
The signal φD1 is discharged by either N12° or N13. In response to the discharge of the signal φD1, the inverter sets its output, the discharge signal φD, to a high level, and the sense amplifier becomes active. This causes column line 02 to quickly go low, completing the readout.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、行線のうちのいずれか１
本が選択されたことを検出して、記憶情報の読出し回路
を能動状態にする回路を備えたことにより、すなわち、
センスアンプの駆動信号のタイミングを記憶装置自身に
起因する遅延特性から作ることにより、設計上の余裕を
特に犬きくとる必要がないため、読出し時間を向上させ
る効果がある。As explained above, in the present invention, any one of the row lines
By providing a circuit that detects that a book has been selected and activates a memory information reading circuit, that is,
By creating the timing of the drive signal of the sense amplifier based on the delay characteristics caused by the memory device itself, there is no need to take a particular margin in the design, which has the effect of improving the read time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図は第１図の半導体記憶装置の動作を示すタイムチ
ャート、第３図は従来例の回路図、第４図はＣＭＯ５型
スタティックＲＡＭセルの回路図、第５図は第３図の回
路動作を示すタイムチャートである。 ＰＩ３　　：　Ｐチャンネル型ＭＯＳＦＥＴ、Ｎ１２．
　Ｎ１３　：　Ｎチャンネル型ＭＯ３ＦＥＴ、Ｉ：イン
バータ、 φＤ　：ディスチャージ信号。 特許出願人　　日本電気株式会社 第１図 第４図FIG. 1 is a circuit diagram of an embodiment of a semiconductor memory device of the present invention;
2 is a time chart showing the operation of the semiconductor memory device of FIG. 1, FIG. 3 is a circuit diagram of a conventional example, FIG. 4 is a circuit diagram of a CMO5 type static RAM cell, and FIG. 5 is a circuit of FIG. 3. It is a time chart showing the operation. PI3: P-channel MOSFET, N12.
N13: N-channel MO3FET, I: Inverter, φD: Discharge signal. Patent applicant: NEC Corporation Figure 1 Figure 4

Claims (1)

【特許請求の範囲】 半導体からなる記憶回路がマトリックス状に配置され、
前記記憶回路を指定するための行線と列線を持つ半導体
記憶装置において、 行線のうちのいずれか１本が選択されたことを検出して
、記憶情報の読出し回路を能動状態にする回路を備えた
ことを特徴とする半導体記憶装置。[Claims] Memory circuits made of semiconductors are arranged in a matrix,
In a semiconductor memory device having row lines and column lines for specifying the memory circuit, a circuit that detects that any one of the row lines is selected and activates a memory information readout circuit. A semiconductor memory device comprising: