JPS6224495A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS6224495A JPS6224495A JP60163350A JP16335085A JPS6224495A JP S6224495 A JPS6224495 A JP S6224495A JP 60163350 A JP60163350 A JP 60163350A JP 16335085 A JP16335085 A JP 16335085A JP S6224495 A JPS6224495 A JP S6224495A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体からなる記憶回路がマトリックス状に
配置され、これら記憶回路を指定するための行線と列線
を持つ半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device in which memory circuits made of semiconductor are arranged in a matrix and have row lines and column lines for specifying these memory circuits.
従来、この種の半導体記憶装置は、例えば第3図に示す
ように、マトリックス状に配置されたC−MO3型スタ
ティックRAMセルM11゜1□、 N21 、
M2□、・・・(これは第4図に示すようにPチャンネ
ル型MOSFET PI3. PI4、Nチャンネル型
MOSFE788. N9.810. Nilからなる
)と、行線XI 、 N2 、 ・・・(Xlo 、
X2o 4f ソ(1’)終端)と、列線01、01.
02.02.・・・と、プリチャージ信号φPがゲート
に印加されるPチャンネル型MOSFET PI。Conventionally, this type of semiconductor memory device has C-MO3 type static RAM cells M11゜1□, N21, N21, arranged in a matrix, as shown in FIG. 3, for example.
M2□, ... (as shown in Fig. 4, this consists of P-channel type MOSFET PI3. PI4, N-channel type MOSFET 788.N9.810.Nil), and row lines XI, N2, ... (Xlo ,
X2o 4f (1') end) and column lines 01, 01.
02.02. . . . and a P-channel MOSFET PI to which the precharge signal φP is applied to the gate.
P2. P3. P4と、複数の行線Xi 、 N2
、 ・・・を信号Yl。P2. P3. P4 and multiple row lines Xi, N2
, ... as the signal Yl.
Yl、 Y2. Y2で選択するためのMOSFET
(Ml、 P5) 。Yl, Y2. MOSFET for selection with Y2
(Ml, P5).
(N2. P6) 、 (N3. P7) 、 (N4
. P8) 、・・・と、センスアンプを構成するPチ
ャンネル型MO9FET pH。(N2. P6) , (N3. P7) , (N4
.. P8) ,... and the P-channel MO9FET pH that constitutes the sense amplifier.
PI2 、 Nチャンネル型140SFET 85.
N8と、ゲートにリード信号Rが印加されセンスアン
プを書込み時に孤立させるためのPチャンネル型MOS
FETP9. PIO,・・・と、ゲートにディスチャ
ージ信号φDが印加されるNチャンネル型MO9FET
N7で構成されている。PI2, N-channel type 140SFET 85.
N8 and a P-channel MOS to which the read signal R is applied to the gate and isolates the sense amplifier during writing.
FETP9. PIO,... and an N-channel MO9FET to which the discharge signal φD is applied to the gate.
It consists of N7.
第5図は第3図の回路動作を示すタイムチャートである
。FIG. 5 is a time chart showing the operation of the circuit shown in FIG.
まず、プリチャージ信号φPがハイレベルのとき、
MOSFET PI、 P2. P3. P4がオンし
、列線器。First, when the precharge signal φP is at high level,
MOSFET PI, P2. P3. P4 is turned on and the line switch is turned on.
DI、 D2. D2はハイレベルにプリチャージされ
る。DI, D2. D2 is precharged to high level.
また、この期間、行線XI 、 X2 、・・・はすべ
て非選択で、ローレベルとなっている。次に、時刻1.
にプリチャージ信号φPがローレベルになると、行線X
l 、 X2 、・・・のうち選ばれた1木x1がハイ
レベルになり、行線の容量と抵抗による遅れの後、時刻
tzに行線x2の終端x2゜がハイレベルになる。そし
て、RAMセルに記憶されている情報が、列線対旧、
Di、 02. D2の一方Ill、 01をローレベ
ルにディスチャージすることによって列線D2. D2
に読出される。ところで、このディスチャージは、RA
Mセルで行なうものであり、長時間を必要とする。Also, during this period, the row lines XI, X2, . . . are all unselected and at a low level. Next, time 1.
When the precharge signal φP becomes low level, the row line
The selected tree x1 among l, X2, . The information stored in the RAM cells is then
Di, 02. By discharging one of the column lines D2.01 to a low level, one of the column lines D2. D2
is read out. By the way, this discharge is RA
This is done using M cells and requires a long time.
そこで、トランジスタpH,PI2. N5〜7からな
るラッチ型のセンスアンプを作動させる。このタイミン
グはディスチャージ信号φD (時刻t3にハイレベル
となる)で制御される。プリチャージ信号φPがローレ
ベルになった時(時刻1+)からディスチャージ信号φ
。がハイレベルになる(時刻t3)までの時間は、この
センスアンプが正常にラッチ動作が行なえるだけの入力
電圧差が列線D2. D2に現われるのに必要な時間で
あり、従来は遅延回路を用いたり、システムクロックを
用いて作られていた。Therefore, transistor pH, PI2. The latch type sense amplifier consisting of N5 to N7 is activated. This timing is controlled by the discharge signal φD (which becomes high level at time t3). From the time the precharge signal φP becomes low level (time 1+), the discharge signal φ
. During the time until column lines D2.D2. and D2.D2. This is the time required for the signal to appear on D2, and has conventionally been created using a delay circuit or a system clock.
上述した従来の回路では、プリチャージ信号φPとディ
スチャージ信号φDの間の時間がRAMとは別の回路で
作られているため、列線02. [12に十分に差が現
われるまでの時間(=tz t+ )とはアンバラン
スが生じ、これによって、時間(t2”−t+)より短
い(φP−φD)時間が得られるど、センスアンプは誤
動作するに至るため、設計者は、(φP−φn)間に充
分な余裕をとらざるをえず、その結果、このスタティッ
クRAMの読出し時間(t3t+)は、設計上の余裕と
して13−t2を含むため、長大となる。In the conventional circuit described above, since the time between the precharge signal φP and the discharge signal φD is created by a circuit other than the RAM, the column line 02. [12] An imbalance occurs with the time (=tz t+) until a sufficient difference appears, and as a result, a time (φP-φD) shorter than the time (t2''-t+) is obtained, but the sense amplifier malfunctions. Therefore, the designer has no choice but to provide a sufficient margin between (φP-φn), and as a result, the read time (t3t+) of this static RAM includes 13-t2 as a design margin. Therefore, it becomes long.
本発明の半導体記憶装置は、行線のうちのいずれか1本
が選択されたことを検出して、記憶情報の読出し回路を
圭動状態にする回路を備えたことを特徴とする。The semiconductor memory device of the present invention is characterized in that it includes a circuit that detects that any one of the row lines is selected and puts a storage information reading circuit into an active state.
このように、センスアンプの駆動信号のタイミングを記
憶装置自身に起因する遅延特性から作ることにより、設
計トの余裕を特に大きくとる必要がないため、読出し時
間を向上させることができる。In this way, by determining the timing of the drive signal of the sense amplifier based on the delay characteristics caused by the memory device itself, there is no need to provide a particularly large design margin, and the read time can be improved.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の半導体記憶装置の一実施例の回路図、
第2図はその動作を示すタイムチャートである。FIG. 1 is a circuit diagram of an embodiment of a semiconductor memory device of the present invention;
FIG. 2 is a time chart showing the operation.
本実施例は、第3図の従来例の回路において、プリチャ
ージ信号φPがゲートに印加されるPチャンネル型MO
3FET PI5と、ソースが接地され、ドレインがP
チャンネル型MOSFET PI5 (7)ドレインに
接続されて行線XI、 X2の立上がりをそれぞれ検出
するNチャンネル型MOSFET N+2. N13と
、入力がPチャンネル型MO3FET PI5 、
Nチャンネル型M[1SFET 812.旧3のドレイ
ンに接続され、出力がNチャンネル型MOSFET N
7のゲートに接続されて入力側の信号φDIを反転して
ディスチャージ信号φDを出力するインパータエを付加
したものである。This embodiment is a P-channel type MO in which a precharge signal φP is applied to the gate in the conventional circuit shown in FIG.
3FET PI5, source is grounded, drain is P
Channel type MOSFET PI5 (7) N-channel type MOSFET N+2 connected to the drain and detecting the rise of row lines XI and X2, respectively. N13 and input is P channel type MO3FET PI5,
N-channel type M[1SFET 812. Connected to the drain of old 3, output is N channel type MOSFET N
In addition, an inverter is connected to the gate of 7 and inverts the input signal φDI to output a discharge signal φD.
次に、本実施例の動作を第2図のタイムチャートを参照
して説明する。Next, the operation of this embodiment will be explained with reference to the time chart of FIG.
まず、プリチャージ信号φPがハイレベルのとき(φP
はローレベル)、トランジスタ21〜4゜PI5がオン
して各列線[11,[11,02,D2と信号φD1が
ハイレベルにプリチャージされる。このときすべての行
線XI 、 X2 、・・・は非選択でローレベルにな
っている。次に、時刻t、にプリチャージ信号φPがロ
ーレベルになると同時に、選ばれた行線X1が立ち上が
り、行線の抵抗と容量による遅延のあと時刻t2に行線
の端部x10がハイレベルになる。これによってRAM
セルは、列線対01. DI。First, when the precharge signal φP is at high level (φP
(low level), transistors 21 to 4°PI5 are turned on, and each column line [11, [11, 02, D2] and signal φD1 are precharged to high level. At this time, all row lines XI, X2, . . . are unselected and at a low level. Next, at time t, the precharge signal φP goes to low level, the selected row line X1 rises, and after a delay due to the resistance and capacitance of the row line, the end of the row line x10 goes to high level at time t2. Become. This allows RAM
The cells are connected to column line pair 01. D.I.
D2.02の一方をディスチャージし、MOSFET
N12゜N13のいずれかによって、信号φD1がディ
スチャージされる。信号φD1のディスチャージをうけ
てインパータエは、その出力であるディスチャージ信号
φDをハイレベルにし、センスアンプが能動状態になる
。これによって列線02が急速にローレベルになり、読
出しは完了する。Discharge one side of D2.02, MOSFET
The signal φD1 is discharged by either N12° or N13. In response to the discharge of the signal φD1, the inverter sets its output, the discharge signal φD, to a high level, and the sense amplifier becomes active. This causes column line 02 to quickly go low, completing the readout.
以上説明したように本発明は、行線のうちのいずれか1
本が選択されたことを検出して、記憶情報の読出し回路
を能動状態にする回路を備えたことにより、すなわち、
センスアンプの駆動信号のタイミングを記憶装置自身に
起因する遅延特性から作ることにより、設計上の余裕を
特に犬きくとる必要がないため、読出し時間を向上させ
る効果がある。As explained above, in the present invention, any one of the row lines
By providing a circuit that detects that a book has been selected and activates a memory information reading circuit, that is,
By creating the timing of the drive signal of the sense amplifier based on the delay characteristics caused by the memory device itself, there is no need to take a particular margin in the design, which has the effect of improving the read time.
第1図は本発明の半導体記憶装置の一実施例の回路図、
第2図は第1図の半導体記憶装置の動作を示すタイムチ
ャート、第3図は従来例の回路図、第4図はCMO5型
スタティックRAMセルの回路図、第5図は第3図の回
路動作を示すタイムチャートである。
PI3 : Pチャンネル型MOSFET、N12.
N13 : Nチャンネル型MO3FET、I:イン
バータ、
φD :ディスチャージ信号。
特許出願人 日本電気株式会社
第1図
第4図FIG. 1 is a circuit diagram of an embodiment of a semiconductor memory device of the present invention;
2 is a time chart showing the operation of the semiconductor memory device of FIG. 1, FIG. 3 is a circuit diagram of a conventional example, FIG. 4 is a circuit diagram of a CMO5 type static RAM cell, and FIG. 5 is a circuit of FIG. 3. It is a time chart showing the operation. PI3: P-channel MOSFET, N12.
N13: N-channel MO3FET, I: Inverter, φD: Discharge signal. Patent applicant: NEC Corporation Figure 1 Figure 4
Claims (1)
前記記憶回路を指定するための行線と列線を持つ半導体
記憶装置において、 行線のうちのいずれか1本が選択されたことを検出して
、記憶情報の読出し回路を能動状態にする回路を備えた
ことを特徴とする半導体記憶装置。[Claims] Memory circuits made of semiconductors are arranged in a matrix,
In a semiconductor memory device having row lines and column lines for specifying the memory circuit, a circuit that detects that any one of the row lines is selected and activates a memory information readout circuit. A semiconductor memory device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60163350A JPH07118192B2 (en) | 1985-07-23 | 1985-07-23 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60163350A JPH07118192B2 (en) | 1985-07-23 | 1985-07-23 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6224495A true JPS6224495A (en) | 1987-02-02 |
JPH07118192B2 JPH07118192B2 (en) | 1995-12-18 |
Family
ID=15772213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60163350A Expired - Lifetime JPH07118192B2 (en) | 1985-07-23 | 1985-07-23 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07118192B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6344400A (en) * | 1986-08-08 | 1988-02-25 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
JPH01245488A (en) * | 1988-03-28 | 1989-09-29 | Nec Corp | Random access memory |
JPH01307995A (en) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | Semiconductor storage device |
JPH0656965B2 (en) * | 1988-12-02 | 1994-07-27 | モトローラ・インコーポレイテッド | Voice storage type two-way wireless device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5383439A (en) * | 1976-12-28 | 1978-07-22 | Fujitsu Ltd | Semiconductor memory unit |
JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
-
1985
- 1985-07-23 JP JP60163350A patent/JPH07118192B2/en not_active Expired - Lifetime
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JPH0656965B2 (en) * | 1988-12-02 | 1994-07-27 | モトローラ・インコーポレイテッド | Voice storage type two-way wireless device |
Also Published As
Publication number | Publication date |
---|---|
JPH07118192B2 (en) | 1995-12-18 |
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