JPS62243426A - Data transmission system - Google Patents
Data transmission systemInfo
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- JPS62243426A JPS62243426A JP61088487A JP8848786A JPS62243426A JP S62243426 A JPS62243426 A JP S62243426A JP 61088487 A JP61088487 A JP 61088487A JP 8848786 A JP8848786 A JP 8848786A JP S62243426 A JPS62243426 A JP S62243426A
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願発明はデータ伝送システムに関し、特に零レベル近
傍の発生頻度が高く、かつ零レベルを中心に対称な発生
頻度分布を示す標本データを伝送するシステムに関する
ものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data transmission system, particularly for transmitting sample data that has a high frequency of occurrence near the zero level and exhibits a symmetrical frequency distribution around the zero level. It's about systems.
上述の如き標本データとしては例えばオーディオ信号を
標本して得たデータ、ビデオ信号を標本し予測差分符号
化して得たデータ等がある。この種のデータを伝送する
場合、一般にシリアルデータとして伝送路へ出力するが
、この際何らかのディジタル変調を施してやらねばなら
ない。Examples of the above-mentioned sample data include data obtained by sampling an audio signal, data obtained by sampling a video signal, and performing predictive differential encoding. When transmitting this type of data, it is generally output as serial data to a transmission line, but at this time some kind of digital modulation must be applied.
第９図（Ａ）、（Ｂ）は夫々、従来のディジタル変調回
路の一例を示す図であり、第９図（Ａ）は所謂ＮＲＺ変
調回路、第９図（Ｂ）は所謂ＮＲＺＩ変調回路を示す、
第９図（Ａ）、（Ｂ）に於いて入力される標本データは
所謂２’ ｓコンプリメント法による４ビツトのパラレ
ルデータであり、最上位ピッ） （ＭＳＢ）から順に端
子１ａ。9(A) and 9(B) are diagrams showing examples of conventional digital modulation circuits, respectively. FIG. 9(A) is a so-called NRZ modulation circuit, and FIG. 9(B) is a so-called NRZI modulation circuit. show,
The sample data input in FIGS. 9A and 9B is 4-bit parallel data based on the so-called 2's complement method, and is input to terminal 1a in order from the most significant bit (MSB).
ｌｂ、ｌｃ、ｌｄより入力される。入力された４ビツト
パラレルデータはパラレルシリアル変換器３に供給され
、該変換器３から端子２より入力されるクロック信号に
同期してＭＳＢから順に出力されることになる。Input from lb, lc, and ld. The input 4-bit parallel data is supplied to the parallel-serial converter 3, and is output from the converter 3 in order from the MSB in synchronization with the clock signal input from the terminal 2.
このデータは第９図（Ａ）に於いてはＮＲＺ変調波とし
て端子４ａより出力される。一方第９図（Ｂ）に於いて
は」二連のＮＲＺ変調波はＥＸＯＲ５に入力され、ＮＲ
Ｚ変調波がｒｌＪの時Ｄフリップフロップ（ＤＦＦ）６
のＱ出力を反転して出力する。ＤＦＦ６は端子２に入力
されているクロック信号により駆動され、ＤＦＦ６のＱ
端子より周知のＮＲＺＩ変調波が得られ端子４ｂより出
力される。This data is output from the terminal 4a as an NRZ modulated wave in FIG. 9(A). On the other hand, in FIG. 9(B), the two consecutive NRZ modulated waves are input to EXOR5, and the NRZ modulated waves are input to EXOR5.
When the Z modulation wave is rlJ, D flip-flop (DFF) 6
The Q output of is inverted and output. DFF6 is driven by the clock signal input to terminal 2, and the Q of DFF6 is
A well-known NRZI modulated wave is obtained from the terminal and output from the terminal 4b.
第１θ図は−８〜＋７までの２’ ｓコンブリメントデ
ータの第９図（Ａ）、（Ｂ）の回路で変調した場合の波
形及びＣＤ Ｓ （Ｃｏｄｅ Ｄｉｇｉｔａｌ Ｓｕｍ
）値を示す図である。尚第１θ図に於けるＮＲＺＩ変調
波形は直前に伝送されたビットが「０」の場合の波形を
示し、ＣＤＳ値は直前に伝送されたビットが「０」であ
る場合と「１」である場合とを考慮してｒ±」もしくは
「壬」で示している。Figure 1θ shows the waveform and CDS (Code Digital Sum) when the 2's combination data from -8 to +7 is modulated by the circuits in Figures 9 (A) and (B).
) is a diagram showing values. The NRZI modulation waveform in Fig. 1θ shows the waveform when the bit transmitted immediately before is "0", and the CDS value is "1" when the bit transmitted immediately before is "0". In consideration of the situation, it is indicated by "r±" or "壬".
一般にディジタル信号を伝送する場合に於いて、記録媒
体等の伝送路に特性として直流成分を伝送できない場合
が多い。従って伝送するディジタル信号の直流成分（Ｄ
Ｃ）を抑圧するための手法も種々提案されている。Generally, when transmitting digital signals, it is often impossible to transmit a DC component due to the characteristics of a transmission path such as a recording medium. Therefore, the DC component (D
Various methods for suppressing C) have also been proposed.
第１１図、第１２図は夫々ＤＣ抑圧のための従来のデー
タ伝送システムの構成例を示す図である。第１１図に於
いて端子１１は１６ビツトのパラレルオーディオ標本デ
ータが入力される端子であり、この１６ビツトデータは
データ分割部１２により２つの８ビツトデータに分割さ
れ、夫々データセレクト１３に供給される。セレクタ４
は上記２つの８ビツトのデータを時分割１２で出力し、
８−１０変換回路１４に供給する。８−１０変換回路１
４は周知の如く入力された８ビツトのデータをＲＯＭ等
で構成される検索テーブルにより１０ビツトのデータに
変換し、この１０ビツトデータとして２ｔａ個中よりＤ
Ｃの抑圧効果の高い２Ｓのパターンを選択的に出力する
。このｌＯビットデータは第９図（Ｂ）に示す如５ＮＲ
ＺＩ変調回路１５によりシリアルデータに変換して、端
子１６より伝送路に供給する。これにより大きなりＣ抑
圧効果を得ている。FIGS. 11 and 12 are diagrams showing configuration examples of conventional data transmission systems for DC suppression, respectively. In FIG. 11, a terminal 11 is a terminal to which 16-bit parallel audio sample data is input, and this 16-bit data is divided into two 8-bit data by a data dividing section 12, and each is supplied to a data select 13. Ru. selector 4
outputs the above two 8-bit data in time division 12,
8-10 conversion circuit 14. 8-10 conversion circuit 1
4, as is well known, converts the input 8-bit data into 10-bit data using a search table composed of ROM, etc., and selects D from among the 2ta data as this 10-bit data.
A 2S pattern with a high C suppression effect is selectively output. This lO bit data is 5NR as shown in FIG. 9(B).
It is converted into serial data by the ZI modulation circuit 15 and supplied to the transmission line from the terminal 16. This provides a large C suppression effect.
第１２図に於いて端子１７より入力されたデータ系列に
対して、Ｍ系列信号発生回路１８より発生される疑似ラ
ンダムパターンとして周知のＭ系列信号とのとのｍｏｄ
ｕｌｏ２の演算を演算回路１９にて行って後端子２０を
介して伝送路へ出力する。これにより連続して０又は１
の発生頻度が高い入力信号の場合にこれを変換でき、結
果的にＯ又は１の連続パターンの発生頻度を下げること
ができ、ＤＣ抑圧効果を得ている。In FIG. 12, the data sequence input from the terminal 17 is modulated with a well-known M-sequence signal as a pseudo-random pattern generated by the M-sequence signal generation circuit 18.
The arithmetic circuit 19 calculates ulo2 and outputs it to the transmission line via the rear terminal 20. This will result in consecutive 0 or 1
In the case of an input signal with a high frequency of occurrence, this can be converted, and as a result, the frequency of occurrence of a continuous pattern of O's or 1's can be lowered, resulting in a DC suppression effect.
ところで、上述したＮＲＺ変調波やＮＲＺ Ｉ変調波は
２’ ｓコンブリメントバイナリデータを直接変調した
のでは、特に０レベル付近の信号を多く含む信号の標本
化データを変調した時直流成分を多く含んでしまうとい
う問題点がある。By the way, if the NRZ modulated wave or NRZ I modulated wave mentioned above directly modulates 2's conjunctive binary data, it will contain a lot of DC components, especially when modulating sampled data of a signal that contains many signals near 0 level. There is a problem with this.
また第１１図の如＜８−１０変換を用いる場合には、８
ビツトのデータをｌθビットとするのであるから、冗長
度が増し、伝送路上でのビットレートが高くなってしま
い好ましくない。In addition, when using <8-10 transformation as shown in Fig. 11, 8
Since the bit data is lθ bits, the degree of redundancy increases and the bit rate on the transmission path increases, which is undesirable.
また、第１２図に示す如き疑似ランダムパターンを用い
た変調方式にあっては、ＤＣ抑圧効果が十分ではない。Further, in a modulation method using a pseudo-random pattern as shown in FIG. 12, the DC suppression effect is not sufficient.
本発明は上述の如き背景下に於いて、冗長度を上げるこ
となく、かつ極めて簡単な構成で伝送するデータのＤＣ
成分を抑圧することのできるデータ伝送システムを提供
することを目的とする。In view of the above-mentioned background, the present invention provides a DC method for transmitting data without increasing redundancy and with an extremely simple configuration.
An object of the present invention is to provide a data transmission system that can suppress components.
かかる目的化に於いて、本願の第１の発明では零レベル
近傍の発生頻度が高く、かつ零レベルを中心に対称な発
生頻度分布を示す標本データを伝送するシステムにあっ
て、前記標本データの所定ビットを反転する手段を含む
データ処理手段を介して前記データをシリアル伝送する
構成としている、また本願の第２の発明では、零レベル
近傍の発生頻度が高く、かつ零レベルを中心に対称な発
生頻度分布を示す標本データを伝送するシステムであっ
て、前記標本データに所定のデータを加算する手段を含
むデータ処理手段を介して前記データをシリアル伝送す
る構成としている。In order to achieve this objective, the first invention of the present application provides a system for transmitting sample data that has a high frequency of occurrence in the vicinity of the zero level and has a symmetrical distribution of frequency of occurrence around the zero level. The data is serially transmitted through a data processing means including means for inverting a predetermined bit, and in the second invention of the present application, the frequency of occurrence near the zero level is high, and the data is symmetrical about the zero level. This system transmits sample data indicating an occurrence frequency distribution, and is configured to serially transmit the data through data processing means including means for adding predetermined data to the sample data.
上述の如く構成に於いて前記所定ビット及び前記所定デ
ータを適宜決定することにより、冗長度を上げることな
く、かつ極めて簡単な構成で伝送データのＤＣ成分を抑
圧することが可能になった。By appropriately determining the predetermined bits and the predetermined data in the configuration as described above, it has become possible to suppress the DC component of transmission data with an extremely simple configuration without increasing redundancy.
第１図（Ａ）、（Ｂ）は夫々本願発明のデータ伝送シス
テムの実施例の要部構成を示す図であり、第１図（Ａ）
、（Ｂ）を含む以下の図面に於いて第９図（Ａ）、（Ｂ
）と同様の構成要素には同一番号を付し説明は省略する
。第１図（Ａ）。FIGS. 1(A) and 1(B) are diagrams showing the main part configuration of an embodiment of the data transmission system of the present invention, respectively, and FIG. 1(A)
, (B) in the following drawings.
) are given the same numbers and explanations will be omitted. Figure 1 (A).
（Ｂ）の例ではＮＲＺ、ＮＲＺＩ変調を行う前に、入力
される４ビツトデータのＭＳＢから数えて第２、第４ビ
ツトを夫々反転器２５．２６により反転している。In the example of (B), before performing NRZ and NRZI modulation, the second and fourth bits counted from the MSB of the input 4-bit data are inverted by inverters 25 and 26, respectively.
第２図は第１図（Ａ）、（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びＣＤＳ値を示す図であり、図
中変換データで示すデータはパラレルシリアル変換器３
に入力されるデータである。尚、ＮＲＺＩ変調波形につ
いては第１０図と同様に直前に伝送されたビットが０の
場合のものである。またＣＤＳ値の「±」、「壬」につ
いても第１０図の場合と同様である。これらは以下の実
施例（第４図、第６図、第８図）についても同様である
。FIG. 2 is a diagram showing the output waveform and CDS value corresponding to the input data in the configurations of FIGS. 1 (A) and (B).
This is the data input to. Note that the NRZI modulation waveform is for the case where the immediately previous transmitted bit is 0, similar to FIG. Also, the CDS values "±" and "壬" are the same as in the case of FIG. The same applies to the following embodiments (FIGS. 4, 6, and 8).
第２図より明らかな如く第１図（Ａ）、（Ｂ）に示した
実施例の構成によれば、零レベル近傍のデータに対する
ＣＤＳ値は０のものが多くなる。As is clear from FIG. 2, according to the configuration of the embodiment shown in FIGS. 1(A) and 1(B), the CDS values for data near the zero level are often 0.
従って入力データの零レベル近傍の発生頻度が高い場合
にはＤＣ抑圧効果が極めて高いものである。従って、オ
ーディオ信号を標本化したデータ等が入力データである
場合、冗長度がなく、かつＤＣ抑圧を行うことが可能と
なる。Therefore, when the frequency of occurrence near the zero level of input data is high, the DC suppression effect is extremely high. Therefore, when the input data is data obtained by sampling an audio signal, there is no redundancy and DC suppression can be performed.
第３図（Ａ）、（Ｂ）は夫々本願発明のデータ伝送シス
テムの他の実施例の要部構成を示す図、第４図は第３図
（Ａ）、（Ｂ）の構成に於ける入力データに対応する出
力波形及びＣＤＳ値を示す図である。3(A) and 3(B) are diagrams showing the configuration of main parts of other embodiments of the data transmission system of the present invention, respectively, and FIG. 4 is a diagram showing the configuration of FIGS. 3(A) and 3(B), respectively. It is a figure which shows the output waveform and CDS value corresponding to input data.
第３図（Ａ）、（Ｂ）の例ではＮＲＺ 、ＮＲＺ工変調
を行う前に、入力される４ビツトデータのＭＳＢから数
えて第２ビツトを反転器２７により反転している。第４
図より明らかな様に第３図（Ａ）、（Ｂ）に示した実施
例の構成によれば零レベルに対して正負にほぼ対称なＣ
ＤＳ値となり、オーディオ信号の如く零レベルに対して
正負対称な発生頻度分布を示す標本データが入力データ
であれば、変調波のＤＣ抑圧を極めて効果的に行うこと
ができる。In the examples shown in FIGS. 3A and 3B, the second bit counted from the MSB of the input 4-bit data is inverted by the inverter 27 before performing NRZ and NRZ modulation. Fourth
As is clear from the figure, according to the configuration of the embodiment shown in FIGS.
If the input data is sample data that is a DS value and has a frequency distribution that is positive and negative symmetrical with respect to the zero level like an audio signal, DC suppression of the modulated wave can be performed extremely effectively.
第５図（Ａ）、（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、第６図は第５図（Ａ）、（Ｂ）の
構成に於ける入力データに対応する出力波形及びＣＤＳ
値を示す図である。FIGS. 5(A) and 5(B) are diagrams showing the configuration of main parts of still other embodiments of the present invention, respectively, and FIG. 6 is a diagram showing input data in the configuration of FIGS. 5(A) and (B). Corresponding output waveform and CDS
It is a figure showing a value.
第５図（Ａ）、（Ｂ）の例ではＮＲＺ 、ＮＲＺ■変調
を行う前に、入力される４ビツトデータのＭＳＢから数
えて第２、第４ビツトを判定した後、パラレルシリアル
変換器３に於いて出力される順序を逆に最下位ピッ）
（ＬＢＳ）からＭＳＢとしている。In the examples shown in FIGS. 5(A) and 5(B), before performing NRZ and NRZ■ modulation, after determining the second and fourth bits counting from the MSB of the input 4-bit data, the parallel-to-serial converter 3 (reverse the order in which they are output, starting with the lowest order)
(LBS) to MSB.
第６図より明らかな様に、第５図（Ａ）の構成により出
力されるＮＲＺ変調波は零レベル近傍にＣＤＳ値がＯの
符号が集中し、かつＣＤＳ値の絶対値の大きい符号が正
負に均等に分布される。また第５図（Ｂ）の構成により
出力されるＮＲＺ Ｉ変調波は零レベル近傍にＣＤＳ値
が０の符号が極めて高い割合で集中する。従って、前述
の実施例と同様にオーディオ信号を標本化したデータ等
が入力データである場合、ＤＣ抑圧効果が得られるもの
である。As is clear from Fig. 6, in the NRZ modulated wave output by the configuration of Fig. 5 (A), the sign of the CDS value O is concentrated near the zero level, and the sign of the large absolute value of the CDS value is positive or negative. evenly distributed. Further, in the NRZ I modulated wave outputted by the configuration shown in FIG. 5(B), codes having a CDS value of 0 are concentrated near the zero level at an extremely high rate. Therefore, as in the above-described embodiment, when the input data is data obtained by sampling an audio signal, a DC suppression effect can be obtained.
第７図（Ａ）、（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、１８図は第７図（Ａ）、（Ｂ）の
構成に於ける入力データに対応する出力波形及びＣＤＳ
値を示す図である。FIGS. 7(A) and (B) are diagrams showing the main configurations of still other embodiments of the present invention, respectively, and FIG. 18 corresponds to input data in the configurations of FIGS. 7(A) and (B). Output waveform and CDS
It is a figure showing a value.
第７図（Ａ）、（Ｂ）の例ではＮＲＺ、ＮＲＺ工変調を
行う前に、入力される４ビツトデータに対して定数９（
１００１）を加算器３０で算術加算し、加算結果の下位
４ビツトをとってｍｏｄｕｌｏ１６を演算し、更にパラ
レルシリアル変換器から出力される順序をＬＳＢからＭ
ＳＢとなる補記列変換している。In the examples shown in FIGS. 7(A) and 7(B), before performing NRZ and NRZ modulation, the constant 9 (
1001) in the adder 30, take the lower 4 bits of the addition result, calculate modulo16, and further change the order of output from the parallel-serial converter from LSB to M.
SB is converted into a complementary sequence.
第８図より明らかな様に第７図（Ａ）、（Ｂ）の構成に
よればいずれも極めて発生確立の低いレベルの絶対値の
大きい入力データに対してはＣＤＳ値の大きい符号が割
り当てられることになる。As is clear from FIG. 8, according to the configurations in FIGS. 7(A) and 7(B), a code with a large CDS value is assigned to input data with a large absolute value at a level with an extremely low probability of occurrence. It turns out.
従ってこの場合も同様に変調波のＤＣ抑圧効果が得らえ
る。Therefore, in this case as well, the DC suppression effect of the modulated wave can be obtained.
上述の各実施例に於いては４ビット標本データを入力デ
ータとした場合について説明を行ってきたが、一般に標
本データがｎピッ） （ｎ＞Ｏの整数）の場合も同様な
効果を得ることができる。In each of the above-mentioned embodiments, the case where 4-bit sample data is used as input data has been explained, but in general, the same effect can be obtained when the sample data is n bits (an integer where n>O). I can do it.
また、特定ビット反転についｊても実施例では２例を上
げて説明したが、他のビットの反転を行っても同様の効
果が得られる。Further, although two examples of specific bit inversion have been described in the embodiment, similar effects can be obtained by inverting other bits.
さらに、ビット配列の変換も、ローテートその他の方法
で行うことも可能であり、また、算術演算も固定値“９
”を加算し、下位４ビツトを用いる方法のみを示したが
、他の算術演算でも、同様の効果を得ることができるも
のがあることは当然である。Furthermore, bit array conversion can also be performed by rotation or other methods, and arithmetic operations can also be performed using a fixed value of “9”.
Although only the method of adding `` and using the lower 4 bits has been shown, it is obvious that similar effects can be obtained with other arithmetic operations.
以上説明した様に本願発明によれば零レベル近傍の発生
頻度が高く、かつ零レベルを中心に対称な発生頻度分布
を示す標本データを伝送する際。As explained above, according to the present invention, when transmitting sample data that has a high occurrence frequency near the zero level and shows a symmetrical occurrence frequency distribution around the zero level.
伝送するデータの冗長度を上げることなく、かつ簡単な
構成で伝送データのＤＣ抑圧効果を得ることができるも
のである。The DC suppression effect of transmitted data can be obtained with a simple configuration without increasing the redundancy of transmitted data.
第１図（Ａ）、（Ｂ）は夫々本願発明の実施例の要部構
成を示す図、
第２図は第１図（Ａ）、（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びＣＤＳ値を示す図、
第３図（Ａ）、（Ｂ）は夫々本願発明の他の実施例の要
部構成を示す図、
第４図は第３図（Ａ）、（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びＣＤＳ値を示す図、
第５図（Ａ）、ＣＢ）は夫々本願発明の更に他の実施例
の要部構成を示す図、
第６図は第５図（Ａ）、（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びＣＤＳ値を示す図。
第７図（Ａ）、（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、
第８図は第７図（Ａ）、（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びＣＤＳ値を示す図、
第９図（Ａ）、（Ｂ）は夫々従来のディジタル変調回路
の一例を示す図、
第１０図は第９図（Ａ）、（Ｂ）に示す回路で変調した
場合の波形及びＣＤＳ値を示す図、第１１図、第１２図
は夫々ＤＣ抑圧のための従来のデータ伝送システムの構
成例を示す図である。
図中１ａ〜１ｄは標本データの入力端子、３はパラレル
シリアル変換器、２５．２６．２７゜２８．２９は夫々
反転器、３０は加算器である。FIGS. 1(A) and (B) are diagrams showing the main configuration of an embodiment of the present invention, respectively. FIG. 2 is an output corresponding to input data in the configuration of FIGS. 1(A) and (B). A diagram showing waveforms and CDS values, FIGS. 3(A) and (B) are diagrams showing main part configurations of other embodiments of the present invention, and FIG. 4 is a diagram showing the configuration of main parts of other embodiments of the present invention. Figures 5(A) and CB) are diagrams each showing the main part configuration of still another embodiment of the present invention, and Figure 6 is a diagram showing the output waveform and CDS value corresponding to input data in the configuration. FIG. 5 is a diagram showing output waveforms and CDS values corresponding to input data in the configurations of FIGS. 5(A) and 5(B). FIGS. 7(A) and (B) are diagrams showing the configuration of main parts of still other embodiments of the present invention, respectively. FIG. 8 is a diagram showing the input data in the configuration of FIGS. 7(A) and (B). A diagram showing the corresponding output waveform and CDS value, FIGS. 9(A) and (B) are diagrams each showing an example of a conventional digital modulation circuit, and FIG. 10 is shown in FIGS. 9(A) and (B). FIGS. 11 and 12 are diagrams showing waveforms and CDS values when modulated by a circuit, respectively, and are diagrams showing configuration examples of conventional data transmission systems for DC suppression. In the figure, 1a to 1d are input terminals for sample data, 3 is a parallel-to-serial converter, 25, 26, 27 and 28, 29 are inverters, respectively, and 30 is an adder.
Claims (4)
中心に対称な発生頻度分布を示す標本データを伝送する
システムであって、前記標本データの所定ビットを反転
する手段を含むデータ処理手段を介して前記データをシ
リアル伝送することを特徴とするデータ伝送システム。(1) A system for transmitting sample data that has a high frequency of occurrence in the vicinity of the zero level and has a symmetrical distribution of occurrence frequencies around the zero level, and includes a data processing means that inverts a predetermined bit of the sample data. A data transmission system characterized in that the data is serially transmitted via.
列を変換する手段を含む特許請求の範囲第（１）項記載
のデータ伝送システム。(2) The data transmission system according to claim (1), wherein the data processing means includes means for converting the bit array of the sample data.
中心に対称な発生頻度分布を示す標本データを伝送する
システムであって、前記標本データに所定のデータを加
算する手段を含むデータ処理手段を介して前記データを
シリアル伝送することを特徴とするデータ伝送システム
。(3) A data processing system that transmits sample data that has a high frequency of occurrence near the zero level and shows a symmetrical frequency distribution around the zero level, the system including means for adding predetermined data to the sample data. A data transmission system characterized in that the data is serially transmitted via means.
列を変換する手段を含む特許請求の範囲第（３）項記載
のデータ伝送システム。(4) The data transmission system according to claim (3), wherein the data processing means includes means for converting the bit array of the sample data.
Priority Applications (1)
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|---|---|---|---|
| JP8848786A JP2578405B2 (en) | 1986-04-16 | 1986-04-16 | Data transmission system |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP8848786A JP2578405B2 (en) | 1986-04-16 | 1986-04-16 | Data transmission system |
Publications (2)
| Publication Number | Publication Date |
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| JP2578405B2 JP2578405B2 (en) | 1997-02-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8848786A Expired - Fee Related JP2578405B2 (en) | 1986-04-16 | 1986-04-16 | Data transmission system |
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| JP (1) | JP2578405B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296820A (en) * | 1988-05-25 | 1989-11-30 | Agency Of Ind Science & Technol | Counting data output circuit |
| JPH07501563A (en) * | 1991-12-06 | 1995-02-16 | リゲッティ，ピエール・ジオルジオ | Novel formulations for polyacrylamide matrices in electrokinetic and chromatographic methods |
| EP1414035A2 (en) * | 2002-10-21 | 2004-04-28 | Ricoh Company, Ltd. | Data recording/reproducing device |
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-
1986
- 1986-04-16 JP JP8848786A patent/JP2578405B2/en not_active Expired - Fee Related
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| US7190653B2 (en) | 2002-10-21 | 2007-03-13 | Ricoh Company, Ltd. | Data recording/reproducing device |
| US7382708B2 (en) | 2002-10-21 | 2008-06-03 | Ricoh Company, Ltd. | Data recording/reproducing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578405B2 (en) | 1997-02-05 |
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