JPS62243409A - Agc circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビデオテープレコーダなどに用いて好適なＡ
ＧＣ回路に関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention is directed to A, which is suitable for use in video tape recorders and the like.
Regarding GC circuit.
信号のレベル変動を除き、伝送系のダイナミックレンジ
内で信号処理を可能とするために、ＡＧＣ回路が用いら
れる。ＡＧＣ回路は、通常第５図に示すような構成をな
している。かかる構成のＡＧＣ回路は次のように動作す
る。An AGC circuit is used to eliminate signal level fluctuations and enable signal processing within the dynamic range of the transmission system. The AGC circuit usually has a configuration as shown in FIG. The AGC circuit having such a configuration operates as follows.
同図において、信号源１の信号υ、は入力端子２から抵
抗３を経て増幅回路４に入力され、増幅回路４で増幅あ
るいは交流利得が１のバッファアンプとして処理された
後、出力端子５に出力信号Ｖ。In the figure, a signal υ from a signal source 1 is input from an input terminal 2 through a resistor 3 to an amplifier circuit 4, where it is amplified or processed as a buffer amplifier with an AC gain of 1, and then sent to an output terminal 5. Output signal V.
として出力される。is output as
一方、この出力信号Ｖ、の一部はＡＧＣ回路６内の整流
回路７に入力され、整流回路７の整流出力である直流電
圧’ｎｃが、ある電位以上になると抵抗算が減少するよ
うに設定した可変抵抗素子８を駆動し、抵抗３と可変抵
抗素子８との抵抗分割により、増幅回路４の入力レベル
を＃１ぼ一定に抑える。On the other hand, a part of this output signal V is input to the rectifier circuit 7 in the AGC circuit 6, and the resistance is set to decrease when the DC voltage 'nc, which is the rectified output of the rectifier circuit 7, exceeds a certain potential. The variable resistance element 8 is driven, and the input level of the amplifier circuit 4 is suppressed to approximately constant #1 by resistance division between the resistor 3 and the variable resistance element 8.
第６図は第５図における入力信号ν、と出力信号＃。FIG. 6 shows the input signal ν and output signal # in FIG. 5.
との関係を示す入出力特性図であり、横軸に入力六号Ｖ
、を、縦軸に出力信号ν、をとりている。It is an input/output characteristic diagram showing the relationship between
, and the output signal ν is plotted on the vertical axis.
第７図は第５図におけるＡＧＣ回路６の一従来例を示す
回路図であり、９，１２．［は直流阻止用容量１０はバ
イアス電源１１からの直流バイアスを与えるバイアス抵
抗である。FIG. 7 is a circuit diagram showing a conventional example of the AGC circuit 6 in FIG. 5, 9, 12. A DC blocking capacitor 10 is a bias resistor that applies a DC bias from a bias power supply 11.
同図において、増幅回路４の出力信号Ｖ、は出力端子５
に出力されると共に、容量１３を経てＡＧＣ回路６にお
けるトランジスタ１４のベースに入力される。トランジ
スタ１４のベースには、電源１５との間に抵抗１６が、
接地端子との間に抵抗１７がそれぞれ接続され、抵抗１
６．１７でトランジスタ１４０ベースバイアス電圧を所
定に設定して、ＡＧＣの動作開始レベルを定めている。In the figure, the output signal V of the amplifier circuit 4 is the output terminal 5.
At the same time, it is input to the base of the transistor 14 in the AGC circuit 6 via the capacitor 13. A resistor 16 is connected between the base of the transistor 14 and the power supply 15.
A resistor 17 is connected between the ground terminal and the resistor 1.
In step 6.17, the base bias voltage of the transistor 140 is set to a predetermined value to determine the AGC operation start level.
トランジスタ１４は、エミッタの抵抗１８と整流用容量
１９とでエミッタホロワ検波回路を構成し、増幅回路４
にて増幅された交流信号を整流して直流電圧Ｖｌ）Ｃを
出力する。抵抗２４はトランジスタ１４の過電流保護用
抵抗である。また、トランジスタ２０と抵抗２１とで構
成するエミッタホロワ回路により、トランジスタ２０の
入カイｙ ヒ−タｙスヲ高くシ、トランジスタ２００ベ
ース電流を無視し得るようにして、整流用容量１９の放
電時間を抵抗１８との時定数によって設定できるように
している。トランジスタ２０のエミッタは、トランジス
タ２３のベース電流保護用の抵抗２２を経て可変抵抗素
子としてのトランジスタ２３０ベースに接続され、トラ
ンジスタ２３のオン抵抗と抵抗３とにより、増幅回路４
の入力信号レベル°を一定に保つようにしている。The transistor 14 constitutes an emitter follower detection circuit with an emitter resistor 18 and a rectifying capacitor 19, and an amplifier circuit 4.
The amplified AC signal is rectified and a DC voltage Vl)C is output. The resistor 24 is a resistor for overcurrent protection of the transistor 14. In addition, the emitter follower circuit composed of the transistor 20 and the resistor 21 increases the input current of the transistor 20 and the heater current, so that the base current of the transistor 200 can be ignored, and the discharge time of the rectifying capacitor 19 is controlled by the resistor. This can be set using a time constant of 18. The emitter of the transistor 20 is connected to the base of the transistor 230 as a variable resistance element via the resistor 22 for base current protection of the transistor 23, and the on-resistance of the transistor 23 and the resistor 3 cause the amplifier circuit 4
The input signal level is kept constant.
このような従来のＡＧＣ回路において、増幅回路４は、
通常、第８図に示すような演算増幅器２５と抵抗２６．
２７と直流全帰還用の容量２８とで構成され入力信号ν
、はバイアス電源１１からバイアスを与えられて演算増
幅器２５の非反転入力端子に供給される。従って、電源
投入時には、演算増幅器２５の出力の直流電位は一度ハ
イレペルになり、抵抗２６゜２７と容量２８との時定数
により容量２８が充電されるにつれて演算増幅器２５０
反転入力端子の直流電位が上昇し、演算増幅器２５０反
転入力端子の直流電位が非反転入力端子の直流電位と一
致した時に演算増幅器２５の出力の直流電位がバイアス
電源１１からのバイアス電位と尋しくなって増幅回路と
し・ ３ ・
て動作を始める。In such a conventional AGC circuit, the amplifier circuit 4 is
Typically, an operational amplifier 25 and a resistor 26 .as shown in FIG.
27 and a capacitor 28 for DC total feedback.
, are supplied with a bias from the bias power supply 11 to the non-inverting input terminal of the operational amplifier 25. Therefore, when the power is turned on, the DC potential of the output of the operational amplifier 25 once reaches a high level, and as the capacitor 28 is charged by the time constant of the resistor 26°27 and the capacitor 28, the operational amplifier 250
When the DC potential of the inverting input terminal increases and the DC potential of the inverting input terminal of the operational amplifier 250 matches the DC potential of the non-inverting input terminal, the DC potential of the output of the operational amplifier 25 becomes different from the bias potential from the bias power supply 11. Then, the amplifier circuit begins to operate.
この演算増幅器２５の出力直流電位の過渡応答変化は、
ＡＧＣ回路６が第７図のように構成されている場合、交
流信号として容量１３を通過させてしまらためＫ、トラ
ンジスタ１４からなるエミッタホロワ検波回路は動作し
、容量１９には電荷が充電される。したがって、’Ａ（
ｊＣ−路が電源投入時に誤動作し、出力端子５に入力信
号ｖ４１１ｃ対する出力信号Ｗ。The transient response change in the output DC potential of the operational amplifier 25 is as follows:
When the AGC circuit 6 is configured as shown in FIG. 7, since the AC signal passes through the capacitor 13, the emitter follower detection circuit consisting of the transistor 14 operates and the capacitor 19 is charged with electric charge. . Therefore, 'A(
The jC- path malfunctions when the power is turned on, and the output signal W for the input signal v411c is output to the output terminal 5.
が得られるまで時間がかかるという問題があった。The problem was that it took a long time to obtain.
かかる問題点を失〈すために、第９図に示すように、入
力段にＰＮＰ ）ランリスタを用いたＡＧＣ回路が提案
されている。In order to eliminate this problem, an AGC circuit using a PNP (PNP) run lister in the input stage has been proposed, as shown in FIG.
同図において、入力端子２からの入力信号は増幅回路４
を通して出力端子５に出力される。この出力信号Ｗ、は
トランジスタ３０とで差動増幅回路を構成するＰリトラ
ンリスタ２９に入力され、このトランジスタ２９のコレ
クタに出力される。トランジスタ２９のコレクタに得ら
れる出力レベルは、抵抗３１，３２によって定まり・Ａ
ＧＣ動作開始レベルを定めている。In the same figure, the input signal from the input terminal 2 is input to the amplifier circuit 4.
It is output to the output terminal 5 through. This output signal W is input to the P retran lister 29 which constitutes a differential amplifier circuit with the transistor 30, and is output to the collector of this transistor 29. The output level obtained at the collector of the transistor 29 is determined by the resistors 31 and 32.
The GC operation start level is determined.
° ４ 。° 4 .
なお、３３はトランジスタ２９．５０から成る差動増幅
回路の定電流源である。Note that 33 is a constant current source of a differential amplifier circuit consisting of transistors 29.50.
とのＡＧＣ回路では、電源投入時に増幅回路４の出力直
流電位がハイレベルになっても、トランジスタ２９はＰ
”Ｐ ）ランリスタのためにカットオフしこのためにト
ランジスタ２９のコレクタには信号が出力されず、゛ト
ランジスタ１４からなるエミッタホロワ検波回路は動作
しな□い。In the AGC circuit, even if the output DC potential of the amplifier circuit 4 becomes high level when the power is turned on, the transistor 29 remains at P
``P'' is cut off due to the run lister, so that no signal is output to the collector of the transistor 29, and the emitter follower detection circuit consisting of the transistor 14 does not operate.
しかし、かかるＡＧＣ回路においては、電源回路の切断
時には、電源１５〜のノイズの混入やバイアス電源１１
の電源切断時の立下り状態により、電源１５からの電源
電圧がなくなる前に増幅回路４の出力直流電位がローレ
ベルになる事がｉす、その時には、トランジスタ２９の
コレクタに信号が出力されて、エミッタホロワ検波回路
が動作し、容量１９に電荷が充電されて、 ＡＧＣ回路
が電源切断時に動作することになる。However, in such an AGC circuit, when the power supply circuit is disconnected, noise from the power supply 15 to the bias power supply 11
Due to the falling state when the power supply is turned off, the output DC potential of the amplifier circuit 4 may become low level before the power supply voltage from the power supply 15 disappears. At that time, a signal is output to the collector of the transistor 29. , the emitter follower detection circuit operates, the capacitor 19 is charged with charge, and the AGC circuit operates when the power is turned off.
そζで、製造工程などにおいて、性能試験の１つである
ところの電源投入・切断を繰り返す、いわゆるいじわる
試験を行なった場合、出力端子５に出力信号Ｖ。が出る
まで時間がかかり、このために、迅速な試験を行なえな
いという問題があった。Therefore, in the manufacturing process, when a so-called tamper test is performed in which the power is turned on and off repeatedly, which is one of the performance tests, an output signal V is output to the output terminal 5. There was a problem in that it took a long time for the test to appear, which made it impossible to perform a rapid test.
本発明の目的は、かかる従来技術の問題点を解消し、電
源投入、遮断を繰り返す試験においても正常に動作する
ことかできるようにしたＡＧＣ回路を提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an AGC circuit that solves the problems of the prior art and can operate normally even in tests where the power is repeatedly turned on and off.
整流用トランジスタのベース、エミッタと接地端子との
間に夫々スイッチングトランジスタを設け、電源の投入
および切断時に、該スイッチングトランジスタをオン状
態にする。Switching transistors are provided between the base and emitter of the rectifying transistor and the ground terminal, respectively, and the switching transistors are turned on when power is turned on and off.
電源投入および切断時に、該整流用トランジスタに設け
られている整流用容量への充電を禁止するとともに、該
整流用容量に充電されている電荷を放電し、ＡＧＣ電圧
が生じないようにする。When the power is turned on and off, charging of the rectifying capacitor provided in the rectifying transistor is prohibited, and the charges stored in the rectifying capacitor are discharged to prevent generation of an AGC voltage.
以下、本発明の実施例を図面を用いて説明する第１図は
本発明によるＡＧＣ回路の一実施例を示す回路図であっ
て、３４はトランジスタ、５５．５６は抵抗、３７はト
ランジスタ、３８．３９は抵抗、４０は電源投入・切断
検出回路であり、第７図に対応する部分には同一符号を
つけている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of an AGC circuit according to the present invention, in which 34 is a transistor, 55 and 56 are resistors, 37 is a transistor, and 38 .39 is a resistor, 40 is a power-on/off detection circuit, and parts corresponding to those in FIG. 7 are given the same reference numerals.
この実施例が第７図に示した従来技術と相違する点は、
第１図と第７図とを比較すると明らかなように、エミッ
タホロワ回路を構成するトランジスタ１４のエミッタに
トランジスタ３７を接続し、また、そのベースにトラン
ジスタ３４を接続し、トランジスタ５４．５７を電源投
入・切断検出回路４０によってオン、オフ制御するよう
にした点に、ある。The difference between this embodiment and the prior art shown in FIG. 7 is as follows.
As is clear from a comparison between FIG. 1 and FIG. 7, the transistor 37 is connected to the emitter of the transistor 14 constituting the emitter follower circuit, and the transistor 34 is connected to its base, and the transistors 54 and 57 are powered on. - The point is that on/off control is performed by the disconnection detection circuit 40.
第１図において、エミッタホロワ回路を構成するトラン
ジスタ１４のベースと接地端子との間にトランジスタ５
４を設け、このトランジスタ３４０ベースをベース電流
保護用の抵抗３６を介して電源投入切断検出回路４０に
接続する。トランジスタ３４のコレクタはトランジスタ
１４のベースに接続され、トランジスタ３４のエミッタ
は接地されており、トランジスタ３４のベースと接地端
子との間に誤動作防止用の抵抗３５が接続されている。In FIG. 1, a transistor 5 is connected between the base of the transistor 14 constituting the emitter follower circuit and the ground terminal.
4 is provided, and the base of this transistor 340 is connected to the power on/off detection circuit 40 via the resistor 36 for base current protection. The collector of the transistor 34 is connected to the base of the transistor 14, the emitter of the transistor 34 is grounded, and a resistor 35 for preventing malfunction is connected between the base of the transistor 34 and the ground terminal.
これと同様にし、 ｌ 。Do the same thing, l.
て、前記トランジスタ１４のエミッタと接地端子との間
にもトランジスタ３７が設けられ、このトランジスタ３
７のベースがベース電流保護用の抵抗５９を介して電源
投入・切断検出回路４０に接続されている。トランジス
タ３７のコレクタはトランジスタ１４のエミッタに接続
され、トランジスタ３７のエミッタは接地されており、
トランジスタ３７０ベースと接地端子との間に誤動作防
止用の抵抗３８が接続されてｉる。A transistor 37 is also provided between the emitter of the transistor 14 and the ground terminal.
7 is connected to a power-on/off detection circuit 40 via a resistor 59 for base current protection. The collector of the transistor 37 is connected to the emitter of the transistor 14, and the emitter of the transistor 37 is grounded.
A resistor 38 for preventing malfunction is connected between the base of the transistor 370 and the ground terminal.
このような構成におｉて、電源投入あるいは切断の短時
間以外は、電源投入・切断検出回路の出力はローレベル
であり、このために、トランジスタ５４．５７は非導通
状態に４ってＡＧＣ回路は通常の動作をする。In such a configuration, the output of the power on/off detection circuit is at a low level except for a short time when the power is turned on or off, so that the transistors 54 and 57 are in a non-conducting state and the AGC The circuit operates normally.
これに対して、電源投入あるいは切断時においては、そ
の時の短い期間、電源投入・切断回路４０の出力がハイ
レベルとなり、トランジスタ５４．５７は同時にオンす
る。トランジスタ３４がオンすることにより、トランジ
スタ１４はオフ状態になってエミッタホロワ検波回路と
して動作せず、整流容量、 ８ 。On the other hand, when the power is turned on or off, the output of the power on/off circuit 40 is at a high level for a short period of time, and the transistors 54 and 57 are simultaneously turned on. When the transistor 34 is turned on, the transistor 14 is turned off and does not operate as an emitter follower detection circuit, and the rectifying capacitance 8 is reduced.
１９への電荷の供給は停止されるとともに、トランジス
タ３７がオンしたことにより、整流用容量１９に電荷が
蓄えられていたとしても、トランジスタ３７のオン抵抗
を介して放電される。The supply of charge to the rectifying capacitor 19 is stopped, and the transistor 37 is turned on, so that even if the rectifying capacitor 19 stores charge, it is discharged through the on-resistance of the transistor 37.
第２図は本発明によるＡＧＣ回路の他の実施例を示す回
路図であり、第１図および第９図に対応する部分は同一
符号で示しである。FIG. 2 is a circuit diagram showing another embodiment of the AGC circuit according to the present invention, and parts corresponding to FIGS. 1 and 9 are designated by the same reference numerals.
この実施例は、第９図におけるトランジスタ１４のベー
ス・エミッタと接地端子との間に、第１図の実施例と同
様に夫々トランジスタ３４．３７を設けこれを電源投入
・遮断検出回路４０でオン、オフ制御するものであり、
その動作は、第１図に示した実施例と同様であるので、
説明は省略する。In this embodiment, transistors 34 and 37 are provided between the base emitter of the transistor 14 in FIG. 9 and the ground terminal, respectively, as in the embodiment in FIG. , which controls off,
Its operation is similar to that of the embodiment shown in FIG.
Explanation will be omitted.
第５図は本発明によるＡＧＣ回路のさらに他の実施例を
示す回路、図であって％ ４１ｓ４２はトランジスタ、
４３〜４５は抵抗であり、第２図に対応する部分には同
一符号をつけて重複する説明は省略する。FIG. 5 is a circuit diagram showing still another embodiment of the AGC circuit according to the present invention, in which %41s42 is a transistor;
43 to 45 are resistors, and portions corresponding to those in FIG. 2 are given the same reference numerals and redundant explanations will be omitted.
第３図におい・て、トランジスタ２０は電圧−電流変換
回路として動作し、トランジスタ４１．４２と抵抗４５
．４４とから成るカレントぐラー回路で定電流化がなさ
れ、可変抵抗素子としてのトランジスタ２３を駆動する
。抵抗４５はトランジスタ４２のリーク防止用である。In FIG. 3, transistor 20 operates as a voltage-current conversion circuit, and transistors 41, 42 and resistor 45
．． The current is made constant by the current gler circuit consisting of 44, and drives the transistor 23 as a variable resistance element. The resistor 45 is for preventing leakage of the transistor 42.
この実施例においても、電源投入・切断検出回路４０に
よってトランジスタ３４．５７をオン、オフさせること
により、第１図および第２図に示した実施例と同様の動
作をする。This embodiment also operates in the same way as the embodiment shown in FIGS. 1 and 2 by turning on and off the transistors 34 and 57 by the power on/off detection circuit 40.
第４図は第１図〜第３図における電源投入・切断検出回
路４０の一具体側を示す回路図であって、４０〜５０は
抵抗、５１〜５５はトランジスタ、５６゜５７は定電圧
源、５８．５９はダイオード、６０は容量６１．６２は
定電流源、６３は出力端子である。FIG. 4 is a circuit diagram showing one specific side of the power on/off detection circuit 40 in FIGS. 1 to 3, in which 40 to 50 are resistors, 51 to 55 are transistors, and 56 and 57 are constant voltage sources. , 58 and 59 are diodes, 60 is a capacitor 61, 62 is a constant current source, and 63 is an output terminal.
第４図において、電源投入時、電源１５に電源電圧が印
加されると、抵抗４６を介して容量６０は充電され、抵
抗４６と容量６０とで定まる時定数でトランジスタ５１
のベース電圧Ｆ、は上昇し、抵抗４６．４７で定まる電
位となる。一方、トランジスタ５１とともに差動回路を
構成するトランジスタ５２０ベースは定電圧源５６から
所定の基準電位ｒ□Ｉ、が印加されており、この基準電
圧ｒ□ｈ’をほぼ電源１５と同期して動作させれば、ト
ランジスタ５１．５２で構成される差動回路では、Ｖ、
＝ Ｖ□ｆ、となるまで、トランジスタ５２が導通す
る。この期間トランジスタ５２のコレクタ電位は電源１
５の電源電圧よりも低くなるため、トランジスタ５５も
導通し、トランジスタ５５のコレクタ電位はハイレベル
となる。そして％ Ｖｌ ＞ Ｖｒａｆｌになると、前
記差動回路のトランジスタ５１が導通するためにトラン
ジスタ５２のコレクタ電位はハイレベルとなり、トラン
ジスタ５５のコレクタはローレベルとなる。そこで・電
源投入時には、電源投入後、Ｖｌ：Ｖ□ｆ＋となるまで
の期間のみトランジスタ５５のコレクタ電位はハイレベ
ルとなる。この電位はダイオード５８を経て、電源投入
・切断検出回路４０の出力信号として出力端子（ＳＯＫ
出力され、第１図〜第３図におけるトランジスタ５４．
５７をオンさせる。In FIG. 4, when the power is turned on, when a power supply voltage is applied to the power supply 15, the capacitor 60 is charged via the resistor 46, and the transistor 51 is charged with a time constant determined by the resistor 46 and the capacitor 60.
The base voltage F, increases to a potential determined by the resistor 46.47. On the other hand, a predetermined reference potential r□I is applied from a constant voltage source 56 to the base of the transistor 520 that constitutes a differential circuit together with the transistor 51, and the base of the transistor 520 is operated approximately in synchronization with the power supply 15 using this reference voltage r□h'. Then, in a differential circuit composed of transistors 51 and 52, V,
The transistor 52 becomes conductive until = V□f. During this period, the collector potential of the transistor 52 is
Since the voltage becomes lower than the power supply voltage of transistor 5, transistor 55 also becomes conductive, and the collector potential of transistor 55 becomes high level. When % Vl > Vrafl, the transistor 51 of the differential circuit becomes conductive, so the collector potential of the transistor 52 becomes high level, and the collector potential of the transistor 55 becomes low level. Therefore, when the power is turned on, the collector potential of the transistor 55 is at a high level only during the period after the power is turned on until Vl:V□f+ is reached. This potential passes through the diode 58 and is output to the output terminal (SOK
Transistor 54. in FIGS. 1-3.
Turn on 57.
一方、電源切断時には、ｐ％ｐトランジスタ５３゜５４
による差動回路が動作する。すなわち、電源１５の印加
電圧を切断すると、通常電源回路に挿入されているデカ
ツブ容量のため、電源電圧はある時・１１・
定数で低下する。しかし、トランジスタ５３のベースに
印加される電位Ｖ、は、容量６０の放電ルートは抵抗４
６．４７であり、かつ容量６０を大容量にしておくこと
によりｂ Ｖｌは電源電圧より遅一時定数で立下り、’
１ ” Ｖｒａｆｌ （但し、ｌ’ｒａｆ＠は定電圧源
５７からトランジスタ５４０ベースに印加される電圧）
から電源電圧が落ちどろまでの間、ｐａｐ）？ンリスタ
５４のコレクタ電位はハイレベルとなり、ダイオード５
９を介して出力端子６０にハイレベルの出力信号が得ら
れる。従って、これＫより、第１図〜第３図におけるト
ランジスタ５４．５７がオンする。なお、Ｖｒａｆｌは
、通常状態では、ｒ□７．＞Ｆｌになるように設定され
る。On the other hand, when the power is turned off, the p%p transistor 53°54
A differential circuit operates. That is, when the voltage applied to the power source 15 is cut off, the power source voltage drops by a constant factor of 11 due to the large capacity normally inserted in the power source circuit. However, the potential V applied to the base of the transistor 53 is such that the discharge route of the capacitor 60 is the resistor 4.
6.47, and by making the capacitor 60 large, b Vl falls with a time constant slower than the power supply voltage, and '
1 ” Vrafl (However, l'raf@ is the voltage applied to the base of the transistor 540 from the constant voltage source 57)
(pap) until the power supply voltage drops. The collector potential of the resistor 54 becomes high level, and the diode 5
A high level output signal is obtained at the output terminal 60 via the terminal 9. Therefore, from this K, transistors 54 and 57 in FIGS. 1 to 3 are turned on. Note that Vrafl is r□7. in the normal state. >Fl.
以上の具体例では、電源投入・切断検出回路４０がトラ
ンジスタ類で構成されているが、上記実施例を、たとえ
ばＶＴＲ＋デープレコーダ等に用いる場合、これらのシ
ステムコントロール回路にてマイコン等に上記電源投入
・切断検出回路４０と同様の動作を行なわせてもよい。In the above specific example, the power on/off detection circuit 40 is composed of transistors, but when the above embodiment is used in, for example, a VTR+recorder, etc., these system control circuits are used to turn on the power to the microcomputer, etc. - The same operation as the disconnection detection circuit 40 may be performed.
・１２・
以上説明したように、本発明によれば、電源投入および
切断時に各々ＡＧＣ回路の整流容量を放電さ、せ得るた
め、電源投入・切断時での誤ったＡＧＣ動作を防止する
ことができ、電源投入・切断を繰り返えすいじわる試験
も迅速に行なえ、かつ正確な試験結果を得ることができ
る。・12. As explained above, according to the present invention, since the rectifying capacity of the AGC circuit can be discharged when the power is turned on and off, it is possible to prevent erroneous AGC operations when the power is turned on and off. This makes it possible to quickly perform tests that require repeated power-on and power-off, and to obtain accurate test results.
第１図〜第３図は夫々本発明によるＡＧＣ回路の実施例
を示す回路図、第４図は第１図〜第３図における電源投
入・切断回路の一具体側を示す回路図、第５図はＡＧＣ
回路の一般的構成を示すブロック図、第６図は第５図に
おける入力信号と出力信号との関係を示す入出力特性図
、第７図は従来のＡＧＣ回路の一具体側を示す回路図、
第８図は第５図における増幅回路の一具体側を示す回路
図、第９図は従来のＡＧＣ回路の他の具体例を示す回路
図である。1 to 3 are circuit diagrams showing embodiments of the AGC circuit according to the present invention, FIG. 4 is a circuit diagram showing one specific side of the power on/off circuit in FIGS. 1 to 3, and FIG. The figure is AGC
A block diagram showing the general configuration of the circuit, FIG. 6 is an input/output characteristic diagram showing the relationship between the input signal and output signal in FIG. 5, and FIG. 7 is a circuit diagram showing one specific side of the conventional AGC circuit.
FIG. 8 is a circuit diagram showing one specific example of the amplifier circuit in FIG. 5, and FIG. 9 is a circuit diagram showing another specific example of the conventional AGC circuit.
Claims (1)
とが並列に接続され、該整流用トランジスタのベースに
供給される入力信号を平滑して直流電圧を得、該直流電
圧により可変抵抗素子を駆動するようにしたＡＧＣ回路
において、該整流用トランジスタのベースと接地端子と
の間に第１のスイッチングトランジスタを、かつ、該整
流用トランジスタのエミッタと接地端子との間に第２の
スイッチングトランジスタを夫々設け、電源の投入およ
び切断時に該第１、第２のスイッチングトランジスタを
オン状態とするように構成したことを特徴とするＡＧＣ
回路。1. A smoothing capacitor and a resistor are connected in parallel to the emitter of the rectifying transistor, smoothing the input signal supplied to the base of the rectifying transistor to obtain a DC voltage, and driving the variable resistance element with the DC voltage. In the AGC circuit, a first switching transistor is provided between the base of the rectifying transistor and the ground terminal, and a second switching transistor is provided between the emitter of the rectifying transistor and the ground terminal. AGC, characterized in that the first and second switching transistors are configured to be in an on state when the power is turned on and off.
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085922A JPS62243409A (en) | 1986-04-16 | 1986-04-16 | Agc circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085922A JPS62243409A (en) | 1986-04-16 | 1986-04-16 | Agc circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243409A true JPS62243409A (en) | 1987-10-23 |
Family
ID=13872268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085922A Pending JPS62243409A (en) | 1986-04-16 | 1986-04-16 | Agc circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243409A (en) |
-
1986
- 1986-04-16 JP JP61085922A patent/JPS62243409A/en active Pending
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