JPS62237563A - 複数の個別マイクロプロセツサシステムから成るマルチプロセツサシステムの１つの共通のメモリの制御方法及び装置 - Google Patents

複数の個別マイクロプロセツサシステムから成るマルチプロセツサシステムの１つの共通のメモリの制御方法及び装置

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JPS62237563A
JPS62237563A JP62079844A JP7984487A JPS62237563A JP S62237563 A JPS62237563 A JP S62237563A JP 62079844 A JP62079844 A JP 62079844A JP 7984487 A JP7984487 A JP 7984487A JP S62237563 A JPS62237563 A JP S62237563A
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Japan
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microprocessor
bus
multiprocessor
database
systems
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JP62079844A
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クラウス・プフアイフアー
ヴオルフガング・コスラー
エーリツヒ・パウルミヒル
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数の個別マイクロプロセッサシステムから成
る１つのマルチプロセッサシステムの１つの共通のメモ
リの制御方法であって、個別マイクロプロセッサは夫々
１つの割当装置を用いてマイクロプロセッサシステム内
部のないＬＯ−カルな１つのバスと、相応の整合装置と
すべてのマイクロプロセツサシステムに接続ちれたマイ
クロプロセッサバスと娑介して、割当てられた優先度識
別番号を考慮して１つの共通のメモリの、データベース
割当憶するベース領域にアクセスするようにし、前記マ
ルチプロセッサバスには１つのマイクロプロセツサシス
テムがそのつど１つのシステム固有のバスアクセスサイ
クルの持続時間中のみアクセスできるようにした方法及
び装置に関する。
従来の技術 マイクロプロセッサＳＡＢ　８０８６フアミリ、ユーザ
　マニュアル、１９７９年１０月、ＭＣ８−３６（ＳＡ
Ｂ　　　８０８６　　　Ｆａｍｉｌｙ、　　　Ｕｓｅｒ
ｓ　　Ｍａｎｕａｌ。
ｏｃｔｏｂｅｒ　　ｉ　９７９　＋　ＭＣ８−８６）　
、付録ＡＰ５１（Ａ　　１１３−Ａ　　１３１）から公
知のマルチプロセッサシステムでは６つの同じように構
成されたマイクロプロセッサシステム及び１つの共通の
メモリ並びに、外部装置の接続用の整合装置はマルチプ
ロセッサバス（これは制御−、アドレス−、データ線路
から形成される）ン介し、且当該マルチプロセッサバス
の要求及び割当て用の線路ン介して相互に接続されてい
る。
各マイクロプロセッサにおいて１つのローカルバスによ
り、個々のシステムコンポーネント、丁なわちマイクロ
プロセッサ、データバスへの整合装置、アドレスバスへ
の整合装置、及び、別の図示されていない装置、例えば
ローカルメモリが、相互に接続されている。マイクロプ
ロセッサと接続され且これにより制御されるバス制御装
置は制御バスへの結合素子を形成する。
同様にマイクロプロセッサと接続され且これにより制御
されるマルチプロセッサバス割当て装置は当該マルチプ
ロセッサシステムの丁べてのバス割当装置と、優先度装
置とに接続されている。マルチプロセッサーバス割当装
置及び優先度装置ｉを用いて、マルチプロセッサバスは
所定の１１−序で、各マイクロプロセッサシステムに割
付けられた優先度識別番号に相応して、そのつト、各マ
イクロプロセッサバスサイクルの持続時間中相応のマイ
クロプロセッサシステムに割当てられる。各マイクロプ
ロセッサシステムに配属されたクロック装置により各シ
ステムコンポーネントに所要クロック情報が供給される
。
通信交換系の中央制御のため七のようなマルチプロセッ
サシステムが設けられる場合、マルチプロセッサバスへ
のアクセス相互間ン整合しなければないはかりでなく、
丁べてのマイクロプロセッサに共通で且共通メモリの相
応の領域にて記憶されたデータベースへの複数マイクロ
プロセッサのアクセス（フェーズ）も制御されねばなら
ない。更に、データベースの更新ないし読取のために用
いらるべきでないマルチプロセッサバスへのアクセス用
のアクセスモードは制御されてはまずい。データベース
には異なった大きさの相関連する情報量が記憶されてい
るので、上記情報の更新ないし読取のため場合によす複
数のマルチプロセッサアクセスが必要である。更に、更
新中は読取過程が行なわれないように、またその逆の過
程も行なわれないようにしなけれはならない。
発明の目的 本発明の目的ないし課題とするところはマルチプロセッ
サーバス割当ての公知手法に基づき、付加的に、マルチ
プロセッサシステムの１つの共通のメモリベース領域へ
の更新及び読出のｍめのアクセスヶ、衝突なしに且持続
的ブロッキング乞回避しつつ整合させるようにして、１
つの共通のメモリの、データベースｙａ′記憶するベー
ス領域の制御方法及び装置ケ提供することにある。
発明の構成 上記の課題は冒頭に述べた形式の方法及び装置において
、請求の範囲１の特徴事項により解決烙れる。
実施例 次に図示の実施例ケ用いて本発明の方法を詳述する。
第１図はマルチプロセッサバスＭＰＢ乞介してｃｖ、共
通マルチプロセッサバスＭＰＢへのマイクロプロセッサ
システムのアクセスと、マルチプロセッサバスＭＰＢ　
Ｙ介しての共通のメモリのベース領域へのアクセスとの
双方に対して時間シーケンスダイヤグラムを用いてシー
ケンス過程ン示す。メインプロセッサシステムＨＰとサ
ブプロセッサシステムＮＰに対するシーケンス過程７例
示しである。両マイクロプロセッサシステムＨＰ、ＮＰ
の各々に２つのシーケンスダイヤグラムが示しである。
一番上の第１のシーケンスダイヤグラムａ）　ＨＰは夫
々時間的順序で、共通のマルチゾロセッサバスＭＰＢに
対Ｔるマルチプロセッサシステムからのアクセスに先行
するシーケンス過程ン示す。その下の第２のシーケンス
ダイヤグラムｂ）は時間順序ｔで、シグナリングχ示し
、このシグナリングは共通のマルチプロセッサバスＭＦ
Ｂ　ｚ介して共通のメモリのベース領域ないし共通メモ
リ　ＭＰＢへのおる１つのマイクロプロセッサシステム
からの実際のアクセスの前に伝送され、更に第２シーケ
ンスダイヤグラムｂ）はマルチプロセッサバスＭＰＢな
いし共通メモリのメモリ領域への本来のアクセス（フェ
ーズ）ｌ示す。１つの共通メモリのメモリ　領域へのマ
ルチプロセッサシステム力６のアクセスを制御するシー
ケンス過程は水平又は垂直のハツチングで示されている
。
シーケンスダイヤグラム開始部に対して前提とされてい
るのはサブプロセッサシステムＮＰがマルチプロセッサ
バスＭＰＢに対するアクセスχ丁度終了したものとする
。マルチゾロセンサーバス割当装置において同時にバス
アクセス要求Ａ１．Ａ３が到来する、即ち、メインプロ
セッサシステムＨＰと、サブプロセッサシステムＮＰは
共通のマルチプロセッサバスＭＰＢにアクセスしようと
する。優先度識別番号に相応するサイクリックな割当て
に基づき次のマイクロプロセッサシステムとしてメイン
プロセッサシステムＨ１＆エマルチプロセッサパスＭＰ
Ｂへのアクセスないし使用権ン受取る。このことは割当
て情報ＺＩＹ用いてメインプロセッサシステムＨＰに伝
えられ、七うするとメインプロセッサシステムＨｐは直
ちにアクセスサイクルＤＺのＸＪｌ中マルチプロセッサ
バスＭＰＢへアクセスする。メインプロセッサシステム
ＨＰの上記マルチプロセッサアクセスフェーズＺＭＢ　
１はマイクロプロセッサシステム相互間の情報交撲の定
め、又は共通のメモリの、データベースによって占有堰
れていない領域へのアクセスのために用いられる。それ
にひきつづいて、マルチプロセッサバスＭＰＢへのアク
セスに対する当該要求Ａ６の充足されなかったサブプロ
セッサシステムＮＰに、マルチプロセッサバスＭＰＢが
害１１当てられ、相応の割当て情報ｚ６がサブプロセッ
サＮ　Ｐへ伝送される。このサブプロセッサＮＰは直ち
にアクセスサイクルＤＺの持続時間中マルテプロセツサ
バスＭＰＢにアクセスする。上記マルチプロセッサバス
アクセス（フェーズ）　２ＭＢ２の終了後メイを、サブ
プロセッサシステムＨＰ、ＮＰの２つの要求Ａ２．Ａ４
が既に生じており、その際その要求はマルチプロセッサ
バスＭＰＢ乞介しての共通メモリのベース領ｔＪＲへの
アクセス試行７表わ丁。優先度識別番号に相応するサイ
クリックな割当てに従って、マルチプロセッサバスＭＰ
Ｂに対するアクセスないし使用権がメインプロセッサシ
ステムＨｐに与、ｔられ、このことは割当情報Ｚ２Ｙ用
いてメインプロセッサシステムＨｐに伝えられる。メイ
ンプロセッサシステムＨｐは直ちにマルチプロセッサバ
スＭＰＢにアクセスし、残りのすべてのマイクロプロセ
ツサシステムにシグナリング（通報）Ｍ１ヶ送信する。
このシグナリングにより、残ジのマイクロプロセッサシ
ステムが共通メモリのベース領域にアクセスするのが阻
止される。上記シグナリングＭ１の送信後メインゾロセ
ッサシステムＨＰは例えば２つのバスアクセスサイクル
ＤＺの期間中マルチプロセッサバスＭＰＢ　ｉ介して共
通メモリのベース領域に対してアクセスする。上記マル
チプロセッサバスアクセスフェーズＺＤＢ　１の終了後
マルチプロセッサバスＭＰＢは優先度識別番号に相応す
るサイクリックな害（１当てに従ってサブプロセッサシ
ステムＮＰに割当てられこれは割当情報２４ン用いてサ
ブプロセッサシステムＮＰに伝えられる。サブプロセッ
サシステムＮＰは直ちにマルチプロセッサバスＭＰＨに
アクセスし、シグナリングＭ２χメインプロセッサシス
テムＨＰへ送信する。このシダナリングＭ２’ａ’用い
て、メインプロセッサシステム）（Ｐが共通メモリのベ
ース領域ンアクセスしデータベースン更新するのが阻止
でれる。このことが阻止されるのはサブプロセッサシス
テムＮＰが共通メモリのベース領域にアクセスしている
間である。シグナリングＭ２の経過後サブプロセッサシ
ステムＮＰは共通メモリのベース領域７制御し、そこか
ら相応にアドレス制御嘔れｔデータベース情報ン読出丁
。共通メモリのベース領域へのアクセスフェーズＺＤＢ
２の期間は６つのバスアクセスサイクルＺＤであると仮
定されている。
第２図は本発明の方法の実施に必要な装置構成のシステ
ムコンポーネントン示す。システムコンポーネントの装
置構成は（同種に構成嘔れ之マイクロプロセッサシステ
ムのうちから代表的に選ばれたものとして）メインプロ
セッサシステムＨｐの構成２用いて説明する。各マイク
ロプロセッサシステム中に設ケラれたローカルバスＬＢ
（これは制御−、アドレス−、データ線路から成る）は
夫々マイクロプロセッサＭＰ。
整合装置Ａｍ、障害受取−ないし障害送出装置ＥＩＪＪ
、割当装置ｚＴＥ相互間ン接続する。例えばＳＡＢ　８
０２８６乞用いて実現されたマイクロプロセッサでは中
央にてメインプロセッサＨＰの制御が行なわれる。マイ
クロプロセッサＭＰによＶ制御嘔れる整合装置Ａｍでは
情報は上記整合装置ＡＫに接続されたマイクロセッサバ
スＭＰＢに伝送嘔れ且受信される。上記整合装置Ａｍは
マルチプロセッサバスＭＰＢとローカルバスＴＪＢへの
情報のタイミングに従った伝送２行なわせる。
割当装置ＺＴ１１ｕはマルチプロセッサバスＭＰＢの、
優先度識別番号に相応するサイクリックな割当てのため
の優先度割当装［ＺＰＺと、共通メモリＳＰのベース領
域ＤＢＳｐへのアクセスの割当てのためのデータベース
割当装置ＤＢＺと、監視装置ｚ５とから成る。この監視
装置は共通メモリＳＰのベース領域ＤＢＳｐへのアクセ
スの持、＆時間Ｚ監視する。サブプロセッサシステムＮ
Ｐの丁べての優先度割当装置ＺＰＺがらは線路Ａが直接
メインプロセッサシステムＨＰの優先度割当装置ｚｐｚ
へ達している。この線路Ａにてそれぞれのサブプロセッ
サシステムＨｐ６エマルチプロセツサバスＨＰＢの割当
てに対する要求乞伝送する。更にメインプロセッサシス
テムＨＰの優先度割当装置ｚＰｚから、マルチプロセッ
サシステムにて設けられたサブプロセッサシステムＮＰ
の丁べての装置ｚＰｚへ線路２が達している。この線路
ｚ上にて、各々のサブプロセッサシステムＮＰに、割当
情報が伝送δれる。０の情報の受信後、それぞれのサブ
プロセッサシステムは直ちに共通のマルチプロセッサＭ
ＰＢ　ｇアクセスする。優先度割当装置ＺＰＺまで延び
ている破線で示すローカルバスＬＢχ弁してマイクロプ
ロセッサＭＰは上記ＺＰＺに対し、マルチプロセッサシ
ステムの複数マイクロプロセッサシステムのうちどれが
障害状態ないし障害のない状態にあるかχ伝える。優先
度割当装ｊ［ＺＰＺでは障害のあるマイクロプロセッサ
システムは優先度識別番号に相応するサイクリックなバ
ス割当てから次の時点まで排除される、即ち、障害のな
い状態ン指示する情報がマイクロプロセッサ）４Ｆから
優先度割当装置ＺＰＺに伝送ちれるまで上述のように排
除される。
データベース割当装置ＤＢＺにて共通メモリＳＰのベー
ス９１１ｊＤＢＳｐへのアクセスないし使用権が相互整
合てれる。それぞれのマイクロプロセッサシステムのマ
イクロプロセッサＭＰはローカルバスＬＢを介してそれ
ぞれのデータベース割当装置ＤＢＺに次のこと乞伝える
、即ち、マルチプロセッサＭＰＢへの次のアクセスフェ
ーズないし使用権が、当該ベース領域にて記憶されたデ
ータベースの更新（たんにメインプロセッサシステムＨ
Ｐによってのみ行なわれる）又はデータベース情報の読
出（丁べてのマイクロッ０ロセソサシステムによって行
なわＩる）２行なうように、共通メモリ　ＳＰのベース
領域ＤＢ８ｐへのアクセスのために用いられる旨ン伝え
る。
共通メモリＳＰのベース領域ＤＢＳｐへのアクセス前に
、データベース割当て装置ＤＢＺにてシグナリングが生
せしめられ、メインプロセッサシステムＩ　Ｐないし丁
べてのサブプロセッサシステムＮＰに、ローカルバスＬ
Ｂ及びマルチプロセッサバスＭＰＢ　ｙ介して伝送烙れ
る。このシグナリングによって、データベースがメイン
プロセッサシステムＩＦによって名らｌ／ｉ：更穎され
るのが阻止てれる（複数マイクロプロセッサシステムの
１つによＶ）当該データベース情報が読出されている間
）。
共通メモリＳＰのベース領域に対する当該アクセスフェ
ーズは複数のマイクロプロセッサバス−アクセスサイク
ルに返り得るので、優先度識別番号に相応するサイクリ
ックな割当てが制御されなけれはならない。七の際マル
チプロセッサバスＭＰＢは七のりど唯１つのバスアクセ
スサイクルの長さで割当てられる。制御線路８Ｔン介し
て、データベース割当装置ＤＢＺにて生ぜしめられた制
御情報が、次の時点まで後先度割当裟６　ＺＰＺ　Ｋ割
当てられる、即ち、それぞれのマイクロプロセッサシス
テムの共通メモリＳＰのベース追域ＤＢ８ｐへのアクセ
スが終了されるまで割当てられる。没先度割当装置ｚｐ
ｚでは制御情報に相応して、優先度識別番号に相応する
サイクリックなマルチプロセッサーバス割当てが浮止又
は実行される。
割当て装置ＺＴＫにて設けられた監視装置ＺＵは共通メ
モ＋７　Ｓ　Ｐのベース領域ＤＢＳｐへのアクセスの持
続時間を監視する。このため監視装置ｚＵには線路６Ｌ
乞介して共通メモリ　Ｓ　Ｆのベース領域ＤＢＳｐに対
するアクセスの開始が伝えらねる。障害状態のマイクロ
プロセッサシステムに基づき最大計容可能アクセス持続
時間音超過すると、監視衾匝ｚ６にて相応の情報が生せ
しめられ、装置ＤＢＺに伝送ちれる。この情報に基づき
データベース割当装置ＤＢＺにて、共通メモリＳＰのベ
ース領域ＤＢＳｐへの実際のアクセスが直ちに電制的に
終了ちれ、マルチプロセッサバスＭＰＨないし共通メモ
リ　Ｓ　Ｐのベース領域ＤＢ８ｐが、優先度識別番号に
相Ｌ６するサイクリックな割当てに相応して別の１つの
マイクロプロセッサシステムに害１ｊ当てられる。メイ
ンプロセッサシステムＨｐの障害受取装置ｓｔＡｇは七
のつと＃路ＳＴｙ介して丁べてのサブプロセッサシステ
ムＮＰの残りの障害送出装置ｓｔＡｇと接続烙れている
。この線路ＳＴχ弁して、メインプロセッサシステムＨ
ｐに丁べてのサブプロセッサシステムＮＰの無障害状聾
ないし障害状態が相応の情報２用いて伝えられる。障害
受取装置５ｔＡＫにてセれらの情報が集められ、状態変
化の際メインプロセッサシステムＨｐのマイクロプロセ
ッサＭＰに相応の情報を用いてローカルバスＬＢ７ｚ’
介して伝送烙れる。七うすると、な ぽ箭−ばば２割当てから除外され、又は再開でれる。
すべてのマイクロプロセツサシステム及び共通メモリｓ
ｐは制御−、アドレス−、データ線路から形成石れたマ
ルチプロセッサＭＰＢ　Ｙ介して相互接続ちれている。
個々のシステムコンポーネントは例えは次のＩＣ回路で
央現嘔れ得る： 整合装置ｉＡＥ：５ＡＢ８２８７（データバスへの整合
）；　ＳＡＢ　８２２８３　（アドンスバスへの整合）
；　８２２８８ （バス制御装り 割当装置ｚＴｇ　：　ＳＡＢ　８２８９　（バス割当装
置）。
ＴＴＬ−ＮＯＲケ９−　ト及びＴＴＴ、−Ｄ−フリップ
フロップ（カスタム（顧客＞ 固有ＩＣユニットにまとめられ た）から成る。
障害受取ないし 障害送出装置：　ＳＡＢ　８２５４　（時間監視）及び
ＴＴＬ−切換段 発明の効果 本発明によれは、各プロセッサシステムにマルチプロセ
ッサバスが優先度識〃１」番号で設定された順序でサイ
クリックに割当てられる十法ン基にして、共通のメモリ
におけるベース領域へのそれぞれのマイクロプロセッサ
システムのア畳 クセスン制御する別の手法ｔｌｚ的に用いるのである。
本発明の方法ではマイクロプロセッサシステムの１つの
み、丁なわちメインプロセッサシステムとして７ブナリ
ング表示されたマイクロプロセッサシステムのみが、共
通メモリにおけるデータベース情報新できるが、データ
ベース情報の読出＆ｌＬメインプロセッサシステムン含
めたすべてのマイクロプロセツサシステムによって行な
われ得る。データベース情報の更新ないし読出の持続時
間中、優先度識別番号によって設定された順序でサイク
リックに経過するマルチプロセッサバス割当てが次のよ
うな過程の終了するまで中断される、即ち共通メモリの
、データベース情報を記憶する領域の更新又は読出が終
了するまで中断される。−ｔ″れにひきつづいてマルチ
プロセッサバスは同じくサイクリックに優先度識別番号
に相応して個々のマイクロプロセッサシステムに割当て
られる（当該割当モードがあらためて或マイクロプロセ
ッサシステムの、共通メモリ中に配憶畑れたデータベー
スへのほかのアクセスによって中断されない限Ｖ）。
丁度データベースンアクセスしているマイクロプロセッ
サに障害が突然生じるとマルチプロセッサバスは比較的
長時間又は継続的にブロッキングされるおそれがある。
この０とン避けるｆｃ　メテータベース情報へのアクセ
スの持続時間が監視され、最大許容可能アクセス持続時
間馨越えるとマイクロプロセッサバスは強制的に別のマ
イクロプロセッサのｔめトリガ（空き状態に）嘔れる。
請求範囲２項による本発明の有利な態様によれは、障害
状態におかれた又は保守状態にあるマイクロプロセッサ
からの、マルチプロセッサバス又は共通のメモリへのア
クセスが阻止され得る。この場合、メインプロセッサに
おける割当装置はマイクロプロセッサシステムの障害状
態ン指示する情報の生起の除−障害状態のマイクロプロ
セッサシステムからの場合により提起される要求があっ
ても一当該の障害状態のマイクロプロセッサからの、共
通マイクロプロセッサバスと共通メモリ双方へのアクセ
スヶ阻止する。障害のない状態と障害状態の双方乞指示
する情報は特別な線路（これには丁べてのマルナフ０ロ
セツサシステムが接続ちれでいる）ン介して、メインプ
ロセッサへ伝送でれる。以前に障害状態におかれていた
がそれにひきつづいて障害がなくなったものと７ブナリ
ング表示されｔマイクロプロセッサシステムは割当装置
において七の優先度Ｖこ相応して再び割当て過程に組込
まれる。
３％求範囲５項による本発明の方法ン天施する回路装置
の利点とするところは当該回路装置構Ｊ戊がいずれのマ
イクロッ００セツサシステムにおいても装置化され実現
されており、各マイクロプロセッサシステムのスイッチ
ないしブリッジ乞メインプロセッサ又はサブプロセッサ
として簡単に調整することにより使用可能になることで
ある。もって、ａ信交換装置の異なった太ぎさの制御部
のため、たんに唯１つのマイクロブが ロセンサ型式ｙ作成されさえ丁れはよく、障害の、Ｓる
マイクロ７°０セツサシステムの予ｒ…代替か には唯１つのマイクロプロセッサ型式／予備状態におか
れさえ丁ればよい。
４　図１ｌＩＩ１１の簡単な説明 第１図（１本発明の詳細な説明用のンーケンスダイヤグ
ラム乞衣わ子図、第２図は本発明の方法を実施する回路
装置の構成１図である。
ＭＰＢ・・・共通のマルナプロセノザパス、ＨＰ・・メ
インゾロセノザシステム、ＮＰ・・サブノ□−’Ｄセツ
ザシステム

Claims (1)

  1. 【特許請求の範囲】 １、複数の個別マイクロプロセツサシステムから成る１
    つのマルチプロセツサシステムの１つの共通のメモリの
    制御方法であつて、個別マイクロプロセツサは夫々１つ
    の割当装置を用いてマイクロプロセツサシステム内部の
    ないしローカルな１つのバスと、相応の整合装置と、す
    べてのマイクロプロセツサシステムに接続されたマイク
    ロプロセツサバスとを介して、割当てられた優先度識別
    番号を考慮して１つの共通のメモリの、データベースを
    記憶するベース領域にアクセスするようにし、前記マル
    チプロセツサバスには１つのマイクロプロセツサシステ
    ムがそのつど１つのシステム固有のバスアクセスサイク
    ルの持続時間中のみアクセスできるようにした方法にお
    いて、複数マイクロプロセツサシステムの１つがメイン
    プロセツサシステム（ＨＰ）として制御され、残りのマ
    イクロプロセツサシステムがサブプロセツサシステム（
    ＮＰ）として制御され、該制御を、共通メモリ（ＳＰ）
    中に記憶されたデータベースがメインプロセツサシステ
    ム（ＨＰ）によつてのみ更新可能であるがデータベース
    情報はすべてのマイクロプロセツサシステムによつて読
    出可能であるようになし、更にメインプロセツサ（ＨＰ
    ）中に設けられた割当て装置（ＺＴＥ）を用い、該割当
    て装置にはすべてのマイクロプロセツサシステムからそ
    れのバスアクセス要求が相応の情報を用いてそのつどそ
    のために設けられた要求線路Ａを介して伝送され、更に
    、割当て装置（ＺＴＥ）にてマルチプロセツサバス（Ｍ
    ＰＢ）がサイクリツクに優先度識別番号によつて定めら
    れた順序で各マイクロプロセツサシステムに割当てられ
    、割当てを表わす情報が、各マルチプロセツサシステム
    に、夫々そのために設けられた割当て線路（Ｚ）を介し
    て伝送され、更に、データベースの更新のためベース領
    域（ＤＢＳｐ）へのメインプロセツサシステム（ＨＰ）
    のアクセスの前に、メインプロセツサシステム（ＨＰ）
    はマルチプロセツサバス（ＭＰＢ）を介して各サブプロ
    セツサシステム（ＮＰ）にシグナリング（Ｍ１）を伝送
    し、それにより、マルチプロセツサバス（ＭＰＢ）ない
    しベース領域（ＤＢＳｐ）へのすべてのサブプロセツサ
    システム（ＮＰ）のアクセスを阻止し、該阻止はメイン
    プロセツサ（ＨＰ）によりデータベースの更新が行なわ
    れるまでなされるか、又は実際のアクセスが、そのため
    に設けられた監視装置（Ｚ■）を用いて終了され別の１
    つのサブプロセツサシステム（ＮＰ）に優先度識別番号
    に相応してマルチプロセツサバスアクセスないし使用権
    が割当てられるようにし、また、データベース情報の読
    取のためベース領域（ＤＢＳｐ）へのサブプロセツサシ
    ステム（ＮＰ）のアクセスの前に、それぞれのサブプロ
    セツサシステム（ＮＰ）からメインプロセツサシステム
    （ＨＰ）にマルチプロセツサバス（ＭＰＢ）を介してシ
    グナリング（Ｍ２）が伝送されそれにより、データベー
    スの更新のためのマルチプロセツサバス（ＭＰＢ）ない
    しベース領域（ＤＢＳｐ）へのメインプロセツサシステ
    ム（ＨＰ）のアクセスが阻止され該アクセス阻止は優先
    度識別番号に相応してアクセスを行なうサブプロセツサ
    システム（ＮＰ）の前に位置するすべてのサブプロセツ
    サシステム （ＮＰ）がそのつどベース領域（ＤＢＳｐ）へのアクセ
    スを終了するまでなされるか又は監視装置（Ｚ■）によ
    り実際のアクセス／終了し、メインプロセツサシステム
    （ＨＰ）にベース領域（ＤＢＳｐ）へのアクセスを許容
    するようにしたことを特徴とする複数の個別マイクロプ
    ロセツサシステムから成るマルチプロセツサシステムの
    １つの共通のメモリの制御方法。 ２、１つ又は複数のサブプロセツサシステム（ＮＰ）か
    らメインプロセツサシステム （ＨＰ）への障害シグナリングの伝送の後、割当て装置
    （ＺＴＥ）において、障害のあるサブプロセツサシステ
    ム（ＮＰ）にはもはやマルチプロセツサバス（ＭＰＢ）
    が割当てられなくなり、この割当てられない期間は当該
    の障害状態のサブプロセツサシステム（ＮＰ）から無障
    害状態を指示するシグナリングがメインプロセツサ（Ｈ
    Ｐ）に伝送されるまで継続する特許請求の範囲第１項記
    載の方法。 ３、すべてのマイクロプロセツサシステムが同じように
    構成されており、該マイクロプロセツサはメイン又はサ
    ブプロセツサシステム （ＨＰ、ＮＰ）として調整可能である、特許請求の範囲
    第１項記載の方法。 ４、マイクロプロセツサシステムのローカルメモリにて
    記憶された優先度識別番号が任意にマイクロプロセツサ
    システムに分配可能である、特許請求の範囲第１項記載
    の方法。 ５、複数の個別マイクロプロセツサシステムから成る１
    つのマルチプロセツサシステムの１つの共通のメモリの
    制御方法であつて、個別マイクロプロセツサは夫々１つ
    の割当装置を用いてマイクロプロセツサシステム内部の
    ないしローカルな１つのバスと、相応の整合装置と、す
    べてのマイクロプロセツサシステムに接続されたマイク
    ロプロセツサバスとを介して、割当てられた優先度識別
    番号を考慮して１つの共通のメモリの、データベースを
    記憶するベース領域にアクセスするようにし、前記マル
    チプロセツサバスには１つのマイクロプロセツサシステ
    ムがそのつど１つのシステム固有のバスアクセスサイク
    ルの持続時間中のみアクセスできるようにした装置にお
    いて、各マイクロプロセツサシステムにて、制御−、ア
    ドレス−、データ線路によつて形成されたローカルバス
    （ＬＢ）に、割当て装置（ＺＴＥ）が接続されており、
    前記ローカルバス（ＬＢ）は割当て装置（ＺＴＥ）にて
    、優先度識別番号に相応するサイクリツクなマルチプロ
    セツサアクセスを制御する優先度割当て装置（ＺＰＺ）
    と、データベースアクセスを制御するデータベース割当
    て装置（ＤＢＺ）に導かれ、更に、データベース割当て
    装置（ＤＢＺ）の、当該優先度割当て装置（ＺＰＺ）の
    制御のための情報を送出する制御出力側（Ｓｔ）が、優
    先度割当て装置（ＺＰＺ）の制御入力側 （Ｓｔ）と接続されており、更に、データベースアクセ
    スの持続時間を監視する監視装置（ＺＵ）が、バスアク
    セス開始部に係る情報を伝送する線路（■Ｌ）を介して
    ないしバスアクセス終端部に係る情報を伝送する線路 （■Ｌ）を介してデータベース割当装置 （ＤＢＺ）と接続されていることを特徴とする複数の個
    別マイクロプロセツサシステムから成るマルチプロセッ
    サシステムの１つの共通のメモリの制御装置。
JP62079844A 1986-04-02 1987-04-02 複数の個別マイクロプロセツサシステムから成るマルチプロセツサシステムの１つの共通のメモリの制御方法及び装置 Pending JPS62237563A (ja)

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