JPS62233876A - Method for deciding control right - Google Patents
Method for deciding control rightInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は中央処理装置（以下ＣＰＵと称す）を複数個持
ち、それぞれのＣＰＵが逐次時分割で同一のバスを占有
しているシステムにおいて、複数個のｃｐｕが同一の制
御対象を持ち、複数個のＣＰ Ｕからは同時にその制御
対象を制御してはならない場合の制御権を決定する制御
権決定方法に関するものである。[Detailed Description of the Invention] Industrial Application Field The present invention is applicable to systems having a plurality of central processing units (hereinafter referred to as CPUs), each of which occupies the same bus in a sequential time-sharing manner. The present invention relates to a control right determination method for determining a control right in a case where two or more CPUs have the same control target and the control target must not be controlled by multiple CPUs at the same time.
従来の技術
近年、マイクロコンピュータ応用システムの発展は目ざ
ましいものがあり、処理能力を向上させるために同一バ
ス上に複数のＣＰＵを用いたシステムも多数考案されて
いる。またデータバスの共用だけにとどまらず制御対象
であるＩ１０ボートやメモリも共用し、２つのＣＰＵが
交互に時分割でデータバスやアドレスバスを使用し制御
対象を制御するシステムも実用化されている（例えば「
コンピユータ・デザインＪ １９８５年９月号２７〜３
６ページ）。このようなシステムにおいては２つのＣＰ
Ｕがそれぞれのプログラムを１ステツプづつ交互に実行
するため、同一の制御対象を同時に制御する事は起り得
ない。例えば２つのＣＰＵの共通の制御対象であるメモ
リやＩ１０ボートを同じ時刻に２つのＣＰＵが書き換え
る事はない。2. Description of the Related Art In recent years, microcomputer application systems have made remarkable progress, and many systems using multiple CPUs on the same bus have been devised to improve processing performance. In addition to sharing the data bus, a system has also been put into practical use in which the I10 board and memory that are controlled objects are also shared, and two CPUs alternately use the data bus and address bus in a time-sharing manner to control the controlled objects. (for example"
Computer Design J September 1985 issue 27-3
(page 6). In such a system, two CP
Since U executes each program one step at a time, it is impossible to control the same control object at the same time. For example, the two CPUs will not rewrite the memory or I10 port that is commonly controlled by the two CPUs at the same time.
発明が解決しようとする問題点
しかしながら上記のような構成では一方のＣＰＵが制御
対象（例えばＩ１０ボート）に対しであるまとまった一
連の処理を行ない、なおかつその処理を行なっている間
は他方のＣＰＵが前記制御対象への制御を行なうのを禁
止するには、一連の処理を行なおうとしているＣＰＵは
他方のＣＰＵの動作を止めて前記処理を行なわなければ
ならない。したがってこのような一連のまとまった処理
を必要とする制御対象を２つのＣＰＵのいずれもが制御
可能とするためには、一方のＣＰＵが他方のＣＰＵの動
作を止める機能を持ち、かつ一方のｃｐｕが前記制御対
象を制御している時間だけＣＰＵが停止しても良いよう
に各ＣＰＵのプログラムを作成する必要があった。Problems to be Solved by the Invention However, in the above configuration, one CPU performs a series of processes on a controlled object (for example, an I10 boat), and while that process is being performed, the other CPU In order to prohibit the CPU from controlling the control target, the CPU that is attempting to perform a series of processes must stop the operation of the other CPU and perform the process. Therefore, in order for both CPUs to be able to control a control target that requires such a series of integrated processing, it is necessary for one CPU to have the function of stopping the operation of the other CPU, and for one CPU to It was necessary to create a program for each CPU so that the CPU may be stopped only while the CPU is controlling the control object.
本発明は上記問題点に鑑み、１つのＣＰＵが他のＣＰＵ
の動作を止める機能を持たないシステム、もしくは複数
個のＣＰＵが常に動作していなければならないシステム
において複数個のＣＰＵのいずれもが、あるまとまった
一連の処理を必要とする制御対象を制御する場合、その
制御権を決定する制御権決定方法を提供するものである
。In view of the above-mentioned problems, the present invention provides that one CPU is connected to another CPU.
In a system that does not have a function to stop the operation of the system, or in a system where multiple CPUs must be constantly operating, when each of the multiple CPUs controls a control target that requires a certain series of processing. , and provides a control right determination method for determining the control right.
問題点を解決するための手段
上記問題点を解決するために本発明の制御権決定方法は
、１つの制御対象につき、それを制御するＣＰＵの個数
だけ制御情報ビットを設け、各ＣＰＵは少なくとも自分
より優先順位の高いＣＰＵの制御情報ビットがすべて論
理値０である事を確認した後、自分の制御情報ビットを
論理値ｌに設定し、その後他の制御情報ビットがすべて
論理値Ｏである場合には制御権を得て前記制御対象を制
御した後自分の；ν制御情報ビットを論理値０に設定し
、また自分の制′４ｎ情輻ビットを論理値１に設定した
後他の制御情報ビットが論理値１に設定されていた時に
は制御対象の制御権を得る事はできず、かつ論理値１に
設定されている制御情報ビ、］・が自分より１１１１記
制御対象の制御優先順位が高いものであれば自分の制御
情報ビットを論理値０に設定するようにしたものである
。Means for Solving the Problems In order to solve the above-mentioned problems, the control right determination method of the present invention provides control information bits equal to the number of CPUs controlling each control object, and each CPU has at least its own control information bits. After confirming that all the control information bits of the CPU with higher priority are logical 0, set its own control information bit to logical value l, and then all other control information bits are logical value O. After obtaining the control right and controlling the control target, set its own ;ν control information bit to a logical value of 0, and set its own control information bit to a logical value of 1, and then control other control information. When the bit is set to a logical value of 1, it is not possible to obtain the control right of the controlled object, and the control information bit set to the logical value of 1. If it is high, its own control information bit is set to a logical value of 0.
作用
本発明は上記した手順によって、ある一連のまとまった
処理を必要とする制御対象を複数のＣＰＵいずれもが互
いに他のＣＰＵの動作を止めることなく制御可能となる
。Operation According to the above-described procedure, the present invention enables each of a plurality of CPUs to control a control object that requires a series of integrated processes without stopping the operations of the other CPUs.
実施例
以下本発明の一実施例の制御権決定方法について図面を
参照しながら説明する。なお本実施例ではＣＰＵは２個
の例を用いるが一般性は失なわない。Embodiment Hereinafter, a control right determining method according to an embodiment of the present invention will be explained with reference to the drawings. Note that although two CPUs are used in this embodiment, generality is not lost.
第１図は本発明の一実施例のシステム構成を示すもので
あり２つのＣＰＵ （ＣＰＵＡ、ＣＰＵＢと称す）を有
している。第１図において１はＣＰｔＪＡ、２はＣＰＵ
Ｂ、３はＣＰＵＡ用プログラムメモリ （以下プログラ
ムＡと称す）、４はＣＰＵＢ用プログラムメモリ （以
下プログラムＢと称す）、５はＣＰＵＡ用の制御情報ビ
ット（以下ビットＡと称す）、６はＣＰＵＢ用の制御情
報ビット（以下ピッＬ Ｂと称す）、７はＣＰＵＡ。FIG. 1 shows the system configuration of an embodiment of the present invention, which has two CPUs (referred to as CPUA and CPUB). In Figure 1, 1 is CPtJA, 2 is CPU
B, 3 is a program memory for CPUA (hereinafter referred to as program A), 4 is a program memory for CPUB (hereinafter referred to as program B), 5 is a control information bit for CPUA (hereinafter referred to as bit A), 6 is for CPUB control information bit (hereinafter referred to as PITLB), 7 is the CPUA.
ＣＰＵＢによって制御され、かつその制御には一連の（
複数ステップの）処理が必要な制御対象でその制ＪＩｎ
Ｉ先１［位はＣＰＵＥの方が高いものとする。８はＣＰ
ｔＪＡ及びＣＰＬＩＢが交互に時分割で占有するバスで
ある。It is controlled by CPUB, and its control includes a series of (
Control object that requires multi-step processing
It is assumed that the CPU is higher in the first place. 8 is CP
This bus is alternately occupied by tJA and CPLIB in a time-sharing manner.
第２図及び第３図は本発明の一実施例における制御対象
５を制御する際の手順を示したフローチャートで、それ
ぞれＣＰＵＡ、ＣＰＵＢの動作手順を示している。FIGS. 2 and 3 are flowcharts showing the procedure for controlling the controlled object 5 in an embodiment of the present invention, and show the operating procedures of the CPUA and CPUB, respectively.
第４図２第５図、第６図、第７図はＣＰＵＡ。Figure 4 2 Figures 5, 6, and 7 are CPUs.
ＣＰＵＢがそれぞれ第２図、第３図のフローチャートに
従って交互に１ステツプづつ実行した場合の実行ステッ
プとビットＡ、 ビットＢの変化の様子を示したタイム
チャートで、第４図はＣＰＵＢが第３図で示したフロー
チャートを実行中にＣＰＵＡが第２図で示したフローチ
ャートの実行を開始した場合、第５図はＣＰＵＡが処理
５を実行中にＣＰＵＢが第３図で示したフローチャート
の実行を開始した場合、第６図はＣＰＵがステ・２プ３
を実行する直前にＣＰＵＢが第３図で示したフローチャ
ートの実行した場合、第７図はＣＰＵＡがステップ１を
実行した直後に割り込み処理を行ない、この割り込み処
理の実行中にＣＰＵＢが第３図で示したフローチャート
の実行した場合のタイムチャートを示している。This is a time chart showing the execution steps and changes in bits A and B when CPUB executes one step at a time according to the flowcharts in Figures 2 and 3, respectively. If the CPU starts executing the flowchart shown in Figure 2 while executing the flowchart shown in Fig. 5, the CPUB starts executing the flowchart shown in Fig. 3 while the CPU is executing process 5. In this case, Figure 6 shows that the CPU is in step 2 and step 3.
If the CPU executes the flowchart shown in FIG. 3 immediately before executing step 1, then in FIG. A time chart is shown when the illustrated flowchart is executed.
第１図のシステムにおいてＣＰＵＡｌとＣＰＵＢ２は１
ステツプづつ交互にそれぞれプログラムＡ３．プログラ
ムＢ４を実行する。プログラムＡ３．プログラムＢ４に
はそれぞれ第２図。In the system shown in Figure 1, CPUAl and CPUB2 are 1
Program A3. Execute program B4. Program A3. Program B4 has Figure 2, respectively.
第３図で示したフローチャートに対応するプログラムが
含まれている。第２図、第３図においてＣＰＵＡｌとＣ
ＰＵＢ２はそれぞれステップ２゜ステップ１１でそれぞ
れの制御情報ビットであるビットＡ５． ビットＢ６を
論理値ｌに設定した後、互いに相手の制御情報ビットが
論理値０である時にのみ制御対象７の制御を行ない、前
記制御が完了するまでそれぞれの制御情報ビットを論理
値ｌに保つ。このため一連のまとまった処理を必要とす
る制御対象７に対して処理５と処理３は互いに独立に施
こされる。A program corresponding to the flowchart shown in FIG. 3 is included. In Figures 2 and 3, CPUAl and C
PUB2 receives control information bits A5, . After setting bit B6 to the logical value 1, control is performed on the controlled object 7 only when the control information bit of the other party is the logical value 0, and each control information bit is maintained at the logical value 1 until the control is completed. . Therefore, processing 5 and processing 3 are performed independently of each other for the controlled object 7 that requires a series of integrated processing.
以下具体的にタイムチャートを用いて説明する。This will be explained in detail below using a time chart.
まず第４図のように優先順位の高いＣＰＵＢ２が処理１
３を行なっている時にＣＰＵＡｌが第２図で示したフロ
ーチャートの実行を開始すれば、ＣＰＵＡｌはステップ
ｌの実行を繰り返してビットＢ６が論理値０に設定され
るのを待つ。First, as shown in Figure 4, CPU2, which has a high priority, processes 1.
If CPUAl starts executing the flowchart shown in FIG. 2 while performing step 3, CPUAl repeats the execution of step 1 and waits for bit B6 to be set to a logic zero value.
また第５図のようにＣＰＵＡｌが処理５を実行中にＣＰ
ＵＢ２が第３図で示したフローチャートの実行を開始す
ればＣＰＵＢ２はピッ）Ａ５が論理値Ｏになるのをステ
ップ１２を実行しながら待った後処理１３を実行する。Also, as shown in Figure 5, while CPUAl is executing process 5, CP
When UB2 starts executing the flowchart shown in FIG. 3, CPUB2 waits for A5 to become the logical value O while executing step 12, and executes post-processing 13.
また第６図で示したようにＣＰＵＡｌがビットＡ５を論
理値ｌに設定してもＣＰＵＡｌがステップ３を実行する
前にビットＢ６を論理値１に設定してやればＣＰＵＢ２
はＣＰＵＡ１より優先して処理１３を実行できる。Furthermore, as shown in FIG. 6, even if CPUAl sets bit A5 to logical value 1, if CPUAl sets bit B6 to logical value 1 before executing step 3, CPU2
can execute process 13 with priority over CPUA1.
第７図においてはＣＩ） Ｕ Ａ ｌがステップ１を実
行した直後に割り込み処理を行なっている間にＣＰＵＢ
が処理１３を行なっているが、この場合もステップ３で
ビットＢが論理値１であることを認識してステップ４へ
進むため処理５と処理」３は独立に施こされる。In Fig. 7, while CPU is processing an interrupt immediately after executing step 1, CPU
is performing process 13, but in this case too, it is recognized in step 3 that bit B is a logical value 1 and the process proceeds to step 4, so processes 5 and 3 are performed independently.
以上のように本実施例によれば制御情報ビットを設けて
互いに相手の制御１１！Ｉｉビツトを監視して制御対象
７の制御を行なうので２つのＣＰｔＪが行なう制御対象
の制御が同時に行なわれる事はない。As described above, according to this embodiment, control information bits are provided to control each other's control 11! Since the control target 7 is controlled by monitoring the Ii bit, the control targets 7 performed by two CPtJs are never controlled at the same time.
以上の説明では２つのＣＰＬＩを用いたシステムについ
て述べたが、３つ以上のＣＰＵがバスを共用して時分割
に動作しているシステムについても判断すべき制御情報
ビットの数が増加するだけである。すなわちステップ１
２とステップ３において他のすべての制御情報ビットが
論理値Ｏである場合にのみ制御対象の制御権を得る。ま
た制御対象の制御優先順位が晟窩位でないＣＰＵはステ
ップ１において自分の制御情報ビットを論理値ｌに設定
する前に少なくとも自分より優先順位の高いＣＰＵの制
御情報ビットが論理値０である事を確認する必要があり
、かつステップ３において自分の制御情報ビットを論理
値ｌに設定した後に少なくとも自分より優先順位の高い
ＣＰＬＩの制御情報ビットが１に設定されている場合に
は自分の制御情報ビットを論理値０に設定する必要があ
る。The above explanation describes a system using two CPLIs, but a system in which three or more CPUs share a bus and operate in a time-sharing manner also requires an increase in the number of control information bits to be determined. be. i.e. step 1
In step 2 and step 3, control of the controlled object is obtained only when all other control information bits have a logical value O. In addition, in step 1, a CPU whose control priority of the control target is not at the lowest level must at least make sure that the control information bit of a CPU with a higher priority than itself has a logical value of 0 before setting its own control information bit to a logical value of l. and if the control information bit of at least a CPLI with a higher priority than itself is set to 1 after setting its own control information bit to the logical value l in step 3, the own control information The bit must be set to a logic zero value.
また以上の説明では制御対象７を制御する１ｒｊに他の
ＣＰＵの制御情報ビットが論理値１であれば、ステップ
ｌ及びステップ１２の実行を繰り返しているだけである
が２．第２図、第３図のフローチャ−トから抜けて他の
プログラムへ移行しても良い事は明らかである。In addition, in the above explanation, if the control information bit of the other CPU in 1rj that controls the controlled object 7 is a logical value 1, the execution of steps 1 and 12 is simply repeated, but 2. It is clear that it is possible to exit from the flowcharts of FIGS. 2 and 3 and move on to other programs.
発明の効果
以上のように本発明は、１つの制御対象につき、それを
制御するＣＰｔＪの個数だけ制御情報ビットを設け、各
ＣＰＵは少なくとも自分より優先順位の高いＣＰＵの制
御情報ビットがすべて論理値０である事を確認した後、
自分の制御情報ビットを論理値ｌに設定し、その後他の
制御情報ビットがすべて論理値０である場合には制御権
を得て前記制御対象を制御した後自分の制御情報ビット
を論理値０に設定し、また自分の制御情報ビットを論理
値ｌに設定した後他の制御情報ビットが論理値１に設定
されていた時には制御対象の制御権を得る事はできず、
かつ論理値ｌに設定されている制御情報ビットが自分よ
り前記制御対象の制御優先順位が裔いものであれば自分
の制御情報ビットを論理値０に設定するようにしている
ため、ある一連のまとまった処理が必要な制御π対象を
複数のＣＰＵいずれもが互いに他のＣＰＵの動作を止め
ることなく制御可能となる。また自分より制御優先順位
の低いＣＰＵの制御情報ビットが論理値１である場合で
もそのＣＰＵが制御対象への制御を開始する前であれば
自分の制御情報ビットを１にして自分より制御優先順位
の低いＣＰＵの制御対象への制御を止めて優先的に制御
を行なう事ができる。また第７図で説明したように本発
明の制御権決定方法を実行中に割り込み処理を行なって
も何ら影響はない。言い替えると本発明の制御権決定方
法は他のＣＰＵの制御情報ビットの判定と自分の制御情
報の設定と、制御対象への処理の前後関係さえ守れば良
く、あらかじめ制御権を得ておいて他のＣＰＵが制御対
象を制御するのを禁止することもできるという効果も得
られる。Effects of the Invention As described above, the present invention provides control information bits equal to the number of CPtJs that control one controlled object, and each CPU has at least all the control information bits of a CPU with higher priority than itself set to logical values. After confirming that it is 0,
Set your own control information bit to a logical value l, and then, if all other control information bits are logical 0, obtain control authority and control the control target, and then set your own control information bit to a logical value 0. , and if other control information bits are set to logical value 1 after setting its own control information bit to logical value 1, it will not be possible to obtain control of the controlled object.
In addition, if the control information bit set to the logical value l is a descendant of the control target whose control priority is higher than that of the own control information bit, the own control information bit is set to the logical value 0. Each of the plurality of CPUs can control a control target that requires processing without stopping the operation of the other CPUs. Also, even if the control information bit of a CPU with a lower control priority than itself is a logical value 1, if that CPU has not yet started controlling the control target, it will set its own control information bit to 1 and have a control priority higher than itself. It is possible to stop controlling the control target of a CPU with a low CPU and perform control preferentially. Further, as explained with reference to FIG. 7, there is no effect if interrupt processing is performed while the control right determination method of the present invention is being executed. In other words, the control right determination method of the present invention only requires that the control information bits of other CPUs be determined, the own control information settings, and the context of processing for the controlled object be followed; Another advantage is that it is possible to prohibit the CPU from controlling the control target.
第１図は本発明を２つのＣＰＵを用いたシステムで実現
した場合の一実施例におけるシステムの構成を示す構成
図、第２図、第３図は第１図においてＣＰＵＡとＣＰＵ
Ｂが制御対象５を制御する際の手順を示したフローチャ
ート図、第４図、第５図５第６図、第７図は、ＣＰＬＩ
Ａ、ＣＰＵＢがそれぞれ？Ｒ２図、第３０で示したフロ
ーチャートに従って交互に１ステツプづつ実行した場合
の実行ステップと、ビットＡ、ビン）Ｂの変化の様子を
示したタイムチャート図である。
１・・・・・・ＣＰＵＡ、２・・・・・・ＣＰＵＢ、５
・・・・・・ビットＡ、６・・・・・・ビットＢ、７・
・・・・・制御対象。
代理人の氏名 弁理士 中尾敏男 はか１名第 １ 図
第２図
第３図FIG. 1 is a block diagram showing the system configuration in an embodiment in which the present invention is implemented in a system using two CPUs, and FIGS. 2 and 3 show the CPUA and CPU in FIG.
Flowcharts showing the procedure when B controls the controlled object 5, FIGS. 4, 5, 6, and 7 are CPLI
A. CPUB each? FIG. 32 is a time chart showing the execution steps and changes in bit A and bin B when the steps are executed alternately one step at a time according to the flowchart shown in FIG. R2 and No. 30. 1... CPUA, 2... CPUB, 5
...Bit A, 6...Bit B, 7.
...Controlled object. Name of agent: Patent attorney Toshio Nakao (1 person) Figure 1 Figure 2 Figure 3
Claims (1)
記ｎ個の中央処理装置のうちｍ（ｍは２以上ｎ以下の整
数）個の中央処理装置によって制御される制御対象と、
前記ｍ個の中央処理装置各々に対応する前記制御対象の
制御情報ビットと、前記ｎ個の中央処理装置の実行手順
を示したプログラムが格納されている記憶装置が同一バ
ス上に設置され、前記ｎ個の中央処理装置が逐次時分割
で前記バスを占有し前記プログラムを実行するシステム
であって、少なくともあらかじめ設定されている前記制
御対象の制御優先順位が自分よりも高い中央処理装置の
制御情報ビットがすべて論理値０である場合に、自分の
制御情報ビットを論理値１に設定した後他の （ｍ−１）個の中央処理装置の制御情報ビットすべてが
論理値０である場合には前記制御対象の制御権を得て前
記制御対象の制御を行なった後前記自分の制御情報ビッ
トを論理値０に設定し、また前記自分の制御情報ビット
を論理値１に設定した後前記他の（ｍ−１）個の中央処
理装置の制御情報ビットのうち少なくとも１つの制御情
報ビットが論理値１であれば前記制御対象の制御権は得
ず、かつ前記論理値１に設定された制御情報ビットを受
けもつ中央処理装置の前記優先順位が自分より高い場合
には前記自分の制御情報ビットを論理値０に設定する制
御権決定方法。(1) Controlled objects controlled by n (n is an integer greater than or equal to 2) central processing units and m (m is an integer greater than or equal to 2 and less than or equal to n) central processing units among the n central processing units. and,
A storage device storing control information bits of the control target corresponding to each of the m central processing units and a program indicating an execution procedure of the n central processing units is installed on the same bus, and A system in which n central processing units occupy the bus in a sequential time-sharing manner and execute the program, and the control information of the central processing unit has at least a preset control priority higher than that of the control target. If all the bits have a logical value of 0, and after setting its own control information bit to a logical value of 1, if all the control information bits of other (m-1) central processing units have a logical value of 0, then After obtaining the right to control the controlled object and controlling the controlled object, the own control information bit is set to a logical value of 0, and after the own control information bit is set to a logical value of 1, the other control object is controlled. If at least one control information bit among the control information bits of the (m-1) central processing units is a logical value 1, the right to control the controlled object is not obtained, and the control information set to the logical value 1 is obtained. A method for determining a control right, in which when the priority of the central processing unit in charge of the bit is higher than that of the central processing unit, the control information bit of the central processing unit is set to a logical value of 0.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7716386A JPS62233876A (en) | 1986-04-03 | 1986-04-03 | Method for deciding control right |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7716386A JPS62233876A (en) | 1986-04-03 | 1986-04-03 | Method for deciding control right |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62233876A true JPS62233876A (en) | 1987-10-14 |
Family
ID=13626115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7716386A Pending JPS62233876A (en) | 1986-04-03 | 1986-04-03 | Method for deciding control right |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62233876A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000047706A (en) * | 1998-07-08 | 2000-02-18 | Robert Bosch Gmbh | System and method for controlling actuator |
-
1986
- 1986-04-03 JP JP7716386A patent/JPS62233876A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000047706A (en) * | 1998-07-08 | 2000-02-18 | Robert Bosch Gmbh | System and method for controlling actuator |
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