JPS62231526A - Agc制御方式 - Google Patents
Agc制御方式Info
- Publication number
- JPS62231526A JPS62231526A JP7397286A JP7397286A JPS62231526A JP S62231526 A JPS62231526 A JP S62231526A JP 7397286 A JP7397286 A JP 7397286A JP 7397286 A JP7397286 A JP 7397286A JP S62231526 A JPS62231526 A JP S62231526A
- Authority
- JP
- Japan
- Prior art keywords
- automatic equalizer
- value
- agc
- agc circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 abstract description 3
- 230000003044 adaptive effect Effects 0.000 abstract description 2
- 238000012549 training Methods 0.000 abstract description 2
- 238000012935 Averaging Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- 230000006698 induction Effects 0.000 description 1
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- 230000001012 protector Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、受信部AGC回路と自動等化器とを含む変復
調装置に関し、特にそのAC)C回路の応答速度を制量
する八C)C制御方式に関する。
調装置に関し、特にそのAC)C回路の応答速度を制量
する八C)C制御方式に関する。
(従来の技術)
従来、この桟のAGC回路としては第2図のような回路
がある。
がある。
AGC回路の入力をx1出力をyとすると、AC)C回
路の基本的な動作は、入力Xがある範囲のレベルで変動
している場合、その変動にかかわらず出力yのレベルを
一定に保つことである。この出力yは自動等化器等の他
の変復調装置の受信部へ入力される。
路の基本的な動作は、入力Xがある範囲のレベルで変動
している場合、その変動にかかわらず出力yのレベルを
一定に保つことである。この出力yは自動等化器等の他
の変復調装置の受信部へ入力される。
変復調装置においてAGC回路が必要である主な理由は
、自dn化器は本来AGCの機能も持っているが、自動
等化器だけであると、自動等化器への入力のレベルが高
い場合、自動等化器のタップの係数が全体的に小さくな
り、桁落ち等で必要な精度を得られなくなってしまうか
らである。
、自dn化器は本来AGCの機能も持っているが、自動
等化器だけであると、自動等化器への入力のレベルが高
い場合、自動等化器のタップの係数が全体的に小さくな
り、桁落ち等で必要な精度を得られなくなってしまうか
らである。
次に第2図を参照してAGC回路の動作を説明するO
入力Iは受信キャリアを適当なサンプリングレートでサ
ンプルされた離散的なデータである。乗g器7は出力y
(一般に護素数)のパワーを求め、平均化回路8はその
パワーを平均化し、減算器9は平均化回路8の出力から
ある値αを引いてエラー信号を作る。ここでαは出力Y
として得ようとしているレベルとする。乗xitoはこ
のエラー信号に係数β(またはβ′)を掛け、エラー信
号がOとなるような値とし、乗算510の出力は次のロ
ーパスフィルタ【1に加えられる。乗算器6はコノロー
パスフィルタ11の出力と入力Iと掛ケ出力yを得る。
ンプルされた離散的なデータである。乗g器7は出力y
(一般に護素数)のパワーを求め、平均化回路8はその
パワーを平均化し、減算器9は平均化回路8の出力から
ある値αを引いてエラー信号を作る。ここでαは出力Y
として得ようとしているレベルとする。乗xitoはこ
のエラー信号に係数β(またはβ′)を掛け、エラー信
号がOとなるような値とし、乗算510の出力は次のロ
ーパスフィルタ【1に加えられる。乗算器6はコノロー
パスフィルタ11の出力と入力Iと掛ケ出力yを得る。
このAGC回路では、入力Yは受信キャリアであるから
、レベルが一定であってもサンプルされたデータは大き
く変動しており、このデータの2乗和を平均化すること
でエラー信号が大ぎく変動することを補っている。
、レベルが一定であってもサンプルされたデータは大き
く変動しており、このデータの2乗和を平均化すること
でエラー信号が大ぎく変動することを補っている。
AGC回路には初期の引き込み時の連応性と、定常状態
における安定性が要求されるが、前述の平均化回路8の
時定数を長くしてしまうと初期の引き込みが遅くなって
しまうので、この時定数をあまり長くすることは出来ず
、エラー信号は少なからず変動している。係数β、β′
はこの変動を抑えるもので、引き乙み時にはβが、定常
状態ではβ′を選択し、適当な制御回路で切り換える(
ただし1β1〉1β勺の関係にある)。そしてβ′は、
定常状態でエラー信号の変動による影響を抑えるような
小さな値に設定されていた。
における安定性が要求されるが、前述の平均化回路8の
時定数を長くしてしまうと初期の引き込みが遅くなって
しまうので、この時定数をあまり長くすることは出来ず
、エラー信号は少なからず変動している。係数β、β′
はこの変動を抑えるもので、引き乙み時にはβが、定常
状態ではβ′を選択し、適当な制御回路で切り換える(
ただし1β1〉1β勺の関係にある)。そしてβ′は、
定常状態でエラー信号の変動による影響を抑えるような
小さな値に設定されていた。
(発明が解決しようとする間恒点)
上述した従来のAGC回路は常に入力レベルIに追従し
ているので、前述のローパスフィルタ11の出力は小さ
いが変動していて不安定である、という欠点がある。
ているので、前述のローパスフィルタ11の出力は小さ
いが変動していて不安定である、という欠点がある。
またβIは小さな値にしなければならないので、入力X
のレベル変動に対する応答が遅くなってしまっている。
のレベル変動に対する応答が遅くなってしまっている。
たとえばAGC引き込み後、レベルが大きくなった場合
AGC回路の出力が安定するまでには時間がかかる。自
動等比誘はその間自分のゲイン(タップ係数)の値を小
さくして対応する。しかし、タップ係数の有効桁は一般
は有限であり(16Bit[) タップ係数が小さく
なると桁落ち等で計算精度が悪くなるという欠点もあっ
た。
AGC回路の出力が安定するまでには時間がかかる。自
動等比誘はその間自分のゲイン(タップ係数)の値を小
さくして対応する。しかし、タップ係数の有効桁は一般
は有限であり(16Bit[) タップ係数が小さく
なると桁落ち等で計算精度が悪くなるという欠点もあっ
た。
(問題点を解決するための手段)
前述の問題点を解決するために本発明が提供する手段は
、AGC回路と自動等化器とを含む変復調装置において
前記AGC回路の応答速度を制御するAC)C制御方式
であって、前記自動等化器のタップ係数の一部を入力と
し、それらの2乗和を計算する積和器と、前記2乗和と
予め定めてある所定値とを比較する比較器と、前記AG
C回路における前記応答速度を定める係数を前記比較器
の出力に応じて制御する係数制御器とからなる。
、AGC回路と自動等化器とを含む変復調装置において
前記AGC回路の応答速度を制御するAC)C制御方式
であって、前記自動等化器のタップ係数の一部を入力と
し、それらの2乗和を計算する積和器と、前記2乗和と
予め定めてある所定値とを比較する比較器と、前記AG
C回路における前記応答速度を定める係数を前記比較器
の出力に応じて制御する係数制御器とからなる。
(実施例)
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。本
図において1はへ〇〇回路、2は自動等化器、3は積和
器、4は比較器、5は係数制御器である。変復調装置の
受信キャリアは適当なサンプリングレートでサンプリン
グされ、その離散的データは復調され、AC)C回路l
の入力となる。
図において1はへ〇〇回路、2は自動等化器、3は積和
器、4は比較器、5は係数制御器である。変復調装置の
受信キャリアは適当なサンプリングレートでサンプリン
グされ、その離散的データは復調され、AC)C回路l
の入力となる。
この入力のレベルはOdBmから一45dBmの範囲に
あるが、AGC回路1を通すことで出力が一定のレベル
(−3anm程度)となるように調節される。AGC回
路1の出力は、自動等化器2に入力される。
あるが、AGC回路1を通すことで出力が一定のレベル
(−3anm程度)となるように調節される。AGC回
路1の出力は、自動等化器2に入力される。
自動等化02は、適応形自動等化アルゴリズムを用いて
、そのタップ係数γ1〜rnは回線の変更や変動に応動
できるものとする。自動等化器2の出力は池の受信部(
判定部、キャリア位相補正回路等)の入力となる。
、そのタップ係数γ1〜rnは回線の変更や変動に応動
できるものとする。自動等化器2の出力は池の受信部(
判定部、キャリア位相補正回路等)の入力となる。
3は積和器で、自動等化器2のセンター附近のタップ係
数を人力とし、それらの2乗和を計算し比較器4へ出力
する。ここで言うセンターは、タップの位置の中心とい
うことだけでなく、自動等化器の引き込み後にタップ係
数が最大になった所という意味も含んでいる。図のγ。
数を人力とし、それらの2乗和を計算し比較器4へ出力
する。ここで言うセンターは、タップの位置の中心とい
うことだけでなく、自動等化器の引き込み後にタップ係
数が最大になった所という意味も含んでいる。図のγ。
はセンタータッグ係数、またγユからrbまでのタップ
係数が積和器3の入力となる。
係数が積和器3の入力となる。
いま、積和器3で計算される値を又とすると之
X = γ + ・・拳 + r +
・・・ + γbである。自動等化器2の引き込
んだ時(トレーニング終了時点)のXの値をxoとする
。自動等化器引き込み後のタップ係数の様子は、変復調
装置が接続されている回線のインパルス応答を示してい
る。一般に、自動等比誘のセンター付近の係数が、その
インパルス応答の値の最大になるように引き込ませる。
・・・ + γbである。自動等化器2の引き込
んだ時(トレーニング終了時点)のXの値をxoとする
。自動等化器引き込み後のタップ係数の様子は、変復調
装置が接続されている回線のインパルス応答を示してい
る。一般に、自動等比誘のセンター付近の係数が、その
インパルス応答の値の最大になるように引き込ませる。
変復調装置が接続されている回線の振111g!!!!
性はレベルアップやレベルダウン、レベルヒツト等によ
り時時刻刻変化する。AC)C回路1をホールドした場
合、自動等化器2のタッグ係数が変化し、これらの変化
に対応している。しかし係数の値が大きくなりすぎると
オーバーフローをおこし、小さくなるとアンダーフロー
をおこす。そこである許容変動値ΔX(>0)を設けこ
の値とlX−X01とを比較し IX−X、l〉IX のとき、AGCを応答させ、自動等化器の入力レベルを
適正にする(IXの値は理論的、経験的にxoの値の何
チというように決定される)。
性はレベルアップやレベルダウン、レベルヒツト等によ
り時時刻刻変化する。AC)C回路1をホールドした場
合、自動等化器2のタッグ係数が変化し、これらの変化
に対応している。しかし係数の値が大きくなりすぎると
オーバーフローをおこし、小さくなるとアンダーフロー
をおこす。そこである許容変動値ΔX(>0)を設けこ
の値とlX−X01とを比較し IX−X、l〉IX のとき、AGCを応答させ、自動等化器の入力レベルを
適正にする(IXの値は理論的、経験的にxoの値の何
チというように決定される)。
それ以外の場合、すなわち
1x−xo+(IX
のときはAGC回路回路ホールドすると、自動等化器2
の係数(tたは自動等化器の出力)がオーバー70−お
よびアンダーフローを起すことなく、安定なAGCwj
J作が得られる。
の係数(tたは自動等化器の出力)がオーバー70−お
よびアンダーフローを起すことなく、安定なAGCwj
J作が得られる。
比452姦4はlX−X01 とIX の大小を比較
し、上述のようなAGC回路ホールドかAGC回路応答
かの制御信号を係数制御回路5に入力する。
し、上述のようなAGC回路ホールドかAGC回路応答
かの制御信号を係数制御回路5に入力する。
゛係数制御11回路5は、この比較54の出力によりA
GCホールドの場合 係数0 AGCを応答させる場合 係数β′ となるように切り換え器12を動作させる。
GCホールドの場合 係数0 AGCを応答させる場合 係数β′ となるように切り換え器12を動作させる。
(発明の効果)
以上説明したように本発明は自動等化器のセンタータッ
プ係数を監視することにより、自動等化器の計算精度を
ある一定レベルに保つことができる。
プ係数を監視することにより、自動等化器の計算精度を
ある一定レベルに保つことができる。
また、定常状態において動作が安定している場合にはA
GC回路をホールドしているのできわめて安定なAGC
動作を実現できる。
GC回路をホールドしているのできわめて安定なAGC
動作を実現できる。
第1図は本発明の一実施例を示すブロック図、第2図は
変復調装置に用いられる従来のAGC回路を示すブロッ
ク図である。 1・・・AGC回路、2・・・自動等化器、3・・・積
和器、4・・・比較器、5・・・係数制御器、 6.
7. 10・・・乗算°み、8・・・平均化回路、9・
・・減算器、11・・・ローパスフィルタ、12・・・
切換器、13〜17・・・自動等化器のタップ、23・
・・加g器、γ0.γユ、γ5゜γ。、γ。・・・自動
等化器のタップ係数。 代理人 弁理士 本 庄 伸 介 第2図
変復調装置に用いられる従来のAGC回路を示すブロッ
ク図である。 1・・・AGC回路、2・・・自動等化器、3・・・積
和器、4・・・比較器、5・・・係数制御器、 6.
7. 10・・・乗算°み、8・・・平均化回路、9・
・・減算器、11・・・ローパスフィルタ、12・・・
切換器、13〜17・・・自動等化器のタップ、23・
・・加g器、γ0.γユ、γ5゜γ。、γ。・・・自動
等化器のタップ係数。 代理人 弁理士 本 庄 伸 介 第2図
Claims (1)
- AGC回路と自動等化器とを含む変復調装置において前
記AGC回路の応答速度を制御するAGC制御方式であ
って、前記自動等化器のタップ係数の一部を入力とし、
それらの2乗和を計算する積和器と、前記2乗和と予め
定めてある所定値とを比較する比較器と、前記AGC回
路における前記応答速度を定める係数を前記比較器の出
力に応じて制御する係数制御器とからなるAGC制御方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7397286A JPS62231526A (ja) | 1986-03-31 | 1986-03-31 | Agc制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7397286A JPS62231526A (ja) | 1986-03-31 | 1986-03-31 | Agc制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62231526A true JPS62231526A (ja) | 1987-10-12 |
Family
ID=13533510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7397286A Pending JPS62231526A (ja) | 1986-03-31 | 1986-03-31 | Agc制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62231526A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0467412A2 (en) * | 1990-07-20 | 1992-01-22 | Fujitsu Limited | Line equalizer for digital signals |
EP0810760A1 (en) * | 1996-05-27 | 1997-12-03 | Nec Corporation | Demodulator |
-
1986
- 1986-03-31 JP JP7397286A patent/JPS62231526A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0467412A2 (en) * | 1990-07-20 | 1992-01-22 | Fujitsu Limited | Line equalizer for digital signals |
EP0810760A1 (en) * | 1996-05-27 | 1997-12-03 | Nec Corporation | Demodulator |
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