JPS62226711A - Oscillation circuit - Google Patents

Abstract

PURPOSE:To suppress the current of a signal input section to a permissible value and to improve the power voltage characteristic of the oscillation frequency by setting the value of each gate capacitance of p-and n-channel MOSFETs in a CMOS inverter of the 2nd stage smaller than each gate capacitance of the lst stage inverter by a prescribed value only. CONSTITUTION:The dimension W/L of the p-and n-channel MOSFETs 1,2 in the lst stage inverter I1 is selected larger in a range where its input current is permitted. Further, the dimension W/L of the p-and n-channel MOSFETs 3,4 of the 2nd stage inverter I2 is selected smaller than that of the lst stage by a prescribed value only. Thus, the gate capacitance 11b of the inverter I2 of the 2nd stage being the output load capacitance of the lst stage inverter I1 is decreased. In selecting the W/L of the p-and n-channel MOSFETs 3,4 constituting the 2nd stage inverter I2 smaller than that of the lst stage in this way, the capacitance C1 of the gate capacitance 11b of the 2nd stage inverter I2 is lowered and the increasing tendency of the propagation delay time T is compensated.

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明ｔよコンデンサおよび抵抗の値で発振周波数が
規定される発振回路に関し、特に電源電圧の変動に対し
て発振周波数の安定化を図ったものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an oscillation circuit in which the oscillation frequency is defined by the values of a capacitor and a resistor, and is particularly intended to stabilize the oscillation frequency against fluctuations in power supply voltage. It is.

［発明の技術的背景とその問題点］ 従来の発振回路としては、例えば第７図に示すようなも
のがある（特公昭５８−１２７６３号）。[Technical background of the invention and its problems] As a conventional oscillation circuit, there is one shown in FIG. 7, for example (Japanese Patent Publication No. 12763/1983).

第７図中筒号２４．２６．２８はそれぞれｐチャネルＭ
ＯＳＦＥＴ（以下ｐＭｏＳのようにいう）、２５．２７
．２９はｎＭＯ３で、これら０ＭＯ８およびｎＭＯ８の
各１対２４と２５．２６と２７．２８と２９により初段
から３段目までの各ＣＭＯＳインバータ（以下単にイン
バータという）２１．２２．２３が構成され、これらが
カスケード接続されている。Figure 7: Middle tube numbers 24, 26, and 28 are p-channel M, respectively.
OSFET (hereinafter referred to as pMoS), 25.27
．． 29 is nMO3, and each pair of 0MO8 and nMO8, 24, 25.26, 27.28, and 29, constitutes each CMOS inverter (hereinafter simply referred to as an inverter) 21, 22, and 23 from the first stage to the third stage. These are connected in cascade.

カスケード接続のため、例えば２段目のインバータ２２
の入力端２２ａが初段のインバータ２１の出力端になる
。以下次段のインバータの入力端を、前段のインバータ
の出力端とも云う。For cascade connection, for example, the second stage inverter 22
The input terminal 22a of the inverter 21 becomes the output terminal of the first stage inverter 21. Hereinafter, the input end of the next stage inverter will also be referred to as the output end of the previous stage inverter.

各インバータ２１．２２．２３にＪ３【プるｐＭ。Each inverter 21, 22, 23 has J3 [Pur pM.

Ｓ２４．２６．２８のソースは電源電圧Ｖｄｄの入力端
子１２に接続され、ｎＭＯ８２５，２７，２９のソース
はそれぞれ接地されている。The sources of S24, 26, and 28 are connected to the input terminal 12 of power supply voltage Vdd, and the sources of nMO825, 27, and 29 are each grounded.

初段のインバータ２１の入力端２１ａと２段目（偶数段
目）のインバータ２２の出力１２３ａとの間には、正帰
還用のコンデンサ１３が接続され、初段のインバータ２
１の入力端２１ａと３段目（奇数段目）のインバータ３
の出力端２３ｂとの間には、負帰還用の抵抗１４が接続
されている。A positive feedback capacitor 13 is connected between the input end 21a of the first-stage inverter 21 and the output 123a of the second-stage (even-numbered stage) inverter 22.
1 input terminal 21a and the third stage (odd stage) inverter 3
A negative feedback resistor 14 is connected between the output terminal 23b and the output terminal 23b.

３段目（ＲＮ段）のインバータ２３の出力端２３ｂが発
振パルス信号の出力端子となる。The output terminal 23b of the third stage (RN stage) inverter 23 serves as an output terminal for the oscillation pulse signal.

そして、当初コンデンサ１３には電荷が充電されていな
いものとし、いま時間１＝０において電源入力端子１２
に駆動用の電源電圧Ｖｄｄがステップ的に印加されたと
すると、ｌ）ＭＯＳ　２４．２６．２８のうちの何れか
がオンに転じる。It is assumed that the capacitor 13 is not initially charged, and at the current time 1=0, the power input terminal 12
If the driving power supply voltage Vdd is applied stepwise to 1), one of the MOSs 24, 26, and 28 turns on.

ここでｐｖｏｓ２４がオンに転じたと仮定すると、初段
のインバータ２１の出力端２２ａがＶｄｄ電位に上り、
次いでｎＭＯ８２７びｐＭＯ８２８が順次オンに転じて
２段目のインバータ２２の出力端２３ａは接地電位、３
段目のインバータ２３の出力端２３ｂはＶｄｄ電位とな
る。Assuming that the pvos 24 turns on, the output terminal 22a of the first stage inverter 21 rises to the Vdd potential,
Next, nMO827 and pMO828 are turned on in sequence, and the output terminal 23a of the second stage inverter 22 is set to the ground potential, 3
The output terminal 23b of the inverter 23 in the second stage is at the Vdd potential.

したがって３段目のインバータ２３の出ツノ端２３ｂの
Ｖｄｄ電位と２段目のインバータ２２の出力端２３ａの
接地電位との電位差により、抵抗１４を介してコンデン
サ１３が充電され、初段のインバータ２１の入力端２１
ａの電位が接地電位から徐々に上り、当該インバータ２
１の論理閾値電圧　Ｖｄｄ／２に達すると、初段のイン
バータ２１が反転してその出力１２２ａは接地電位とな
る。Therefore, due to the potential difference between the Vdd potential at the output terminal 23b of the third stage inverter 23 and the ground potential at the output terminal 23a of the second stage inverter 22, the capacitor 13 is charged via the resistor 14, and the capacitor 13 is charged through the resistor 14. Input end 21
The potential of a gradually rises from the ground potential, and the inverter 2
When the logical threshold voltage Vdd/2 of 1 is reached, the first stage inverter 21 is inverted and its output 122a becomes the ground potential.

次いで２段目、３段目の各インバータ２２．２３がそれ
ぞれ反転し、２段目のインバータ２２の出力端２３ａは
Ｖｄｄ電位、３段目のインバータ２３の出力端２３ｂは
接地電位に変る。Next, the second and third stage inverters 22 and 23 are each inverted, and the output terminal 23a of the second stage inverter 22 changes to the Vdd potential, and the output terminal 23b of the third stage inverter 23 changes to the ground potential.

この出力端２３　ｂの接地電位への変化により、今度は
コンデンサ１３の充電電荷が抵抗１４を介してｔＩｉ電
し、入力端２１ａの電位がＶｄｄ／２まで低下すると、
初段のインバータ２１が再び反転してその出力端２２ａ
はＶｄｄｆｆｉ位となる。次いで２段目、３段目の各イ
ンバータ２２．２３がそれぞれ反転し、２段目のインバ
ータ２２の出力端２３ａは接地電位、３段目のインバー
タ２３の出力Ｅ２３ｂはＶｄｄ電位となる。これにより
再びコンデンサ１３に充電が行なわれる。Due to this change of the output terminal 23b to the ground potential, the charge in the capacitor 13 is transferred through the resistor 14, and the potential of the input terminal 21a decreases to Vdd/2.
The first stage inverter 21 is inverted again and its output terminal 22a
is about Vddffi. Next, the inverters 22 and 23 in the second and third stages are each inverted, and the output terminal 23a of the inverter 22 in the second stage becomes the ground potential, and the output E23b of the inverter 23 in the third stage becomes the Vdd potential. As a result, the capacitor 13 is charged again.

以上のように正帰還用のコンデンサ１３および負帰還用
の抵抗１４による微積分電圧波形を初段のインバータ２
１の入ノコ信号として各インバータ２１．２２．２３が
反転動作を繰返して発振動作が生じ、最終段のインバー
タ２３の出力端２３ｂからコンデンサ１３および抵抗１
４の値で規定される周波数のパルス発振信号が出力され
る。As described above, the differential and integral voltage waveforms generated by the positive feedback capacitor 13 and the negative feedback resistor 14 are transferred to the first stage inverter 2.
1 input saw signal, each inverter 21, 22, 23 repeats the inversion operation and oscillation operation occurs, and the capacitor 13 and the resistor 1 are connected from the output terminal 23b of the final stage inverter 23.
A pulse oscillation signal having a frequency defined by the value of 4 is output.

上記のように、この種の発振回路にあっては、初段のイ
ンバータ２１に微積分電圧波形の信号が入力されるので
、この信号入力部に流れる電流がかなり大きくなる。こ
のため発振回路を他のデジタル回路簀と組合わせたとさ
、発振回路で消費される電力の割合は、デジタル回路全
体で消費される電力に対してかなり大きくなってしまう
。As described above, in this type of oscillation circuit, a differential and integral voltage waveform signal is input to the first-stage inverter 21, so the current flowing through this signal input section becomes considerably large. For this reason, when the oscillation circuit is combined with other digital circuits, the proportion of power consumed by the oscillation circuit becomes considerably larger than the power consumed by the digital circuit as a whole.

初段のインバータ２１における信号入力部の電流減少を
図るためには、初段のインバータ２１を構成するｐＭＯ
’ｓ２４およびｎＭＯ８２５のＷ／Ｌ（Ｗ：チャネル幅
、Ｌ：チャネル環）、の値を小さくずればよい。In order to reduce the current in the signal input section of the first stage inverter 21, it is necessary to
The value of W/L (W: channel width, L: channel ring) of 's24 and nMO825 may be shifted to a smaller value.

しかしながら初段のインバータ２１のＷ／Ｌを小さくす
ると、初段のインバータ２１における伝達遅れ時間が、
正帰還用のコンデンサ１３および負帰還用の抵抗１４で
決まる時定数に較べて無視しくηない程度に大きくなり
、且つこの伝達遅れ時間は電源電圧依存性を有している
ので、電源電圧Ｖｄｄが例えば所定の電圧値よりも低下
りると発振周波数が低い方向に変動してしまうという問
題点があった。However, if the W/L of the first-stage inverter 21 is made smaller, the transmission delay time in the first-stage inverter 21 becomes
The time constant determined by the positive feedback capacitor 13 and the negative feedback resistor 14 is so large that it is not negligible, and this transmission delay time is dependent on the power supply voltage, so that the power supply voltage Vdd is For example, there is a problem in that when the voltage drops below a predetermined voltage value, the oscillation frequency fluctuates in a lower direction.

［発明の目的］ この発明は、上記事情に基づいてなされたもので初段の
インバータにおける信号入力部の電流を許容値に抑える
とともに、発振周波数の電源電圧特性を改善することの
できる発振回路を提供することを目的とする。[Object of the Invention] The present invention has been made based on the above circumstances, and provides an oscillation circuit that can suppress the current in the signal input section of the first stage inverter to a permissible value and improve the power supply voltage characteristics of the oscillation frequency. The purpose is to

［発明の概要］ この発明は上記目的を達成するために、１対の０ＭＯ８
およびｎＭＯ８で構成された０ＭＯ８からなるインバー
タの複数個がカスケード接続され、初段のインバータの
入ノｊ端と偶数段目のインバータの出力端との間には正
帰還用のコンデンサが接続され、前記初段のインバータ
の入力端と奇数段目のインバータの出力端との間には負
帰還用の抵抗が接続され、前記複数個のインバータが電
源電圧で駆動されて前記コンデンサおよび抵抗の値で規
定される周波数の信号を発振する発振回路において、２
段目のインバータにおける０ＭＯ８およびｎＭＯ８の各
ゲート容量の値を、初段のインバータにおけるｌ）　Ｍ
　ＯＳ　１Ｊ３Ｊ：びｎＭＯ８の値よりも所要値だけ小
さく設定することにより、初段のインバータの出力負荷
′８量を減少させて、初段のインバータにおいて、その
信号入力部の電流減少を図ったときの伝ｊ工遅れ時間の
増大傾向を前記出力負荷容量の減少により補償し、電源
電圧の変動に対する発振周波数の安定化を図るようにし
たものである。[Summary of the invention] In order to achieve the above object, the present invention provides a pair of 0MO8
A plurality of inverters consisting of 0MO8 and nMO8 are connected in cascade, and a positive feedback capacitor is connected between the input terminal of the first stage inverter and the output terminal of the even-numbered stage inverter. A resistor for negative feedback is connected between the input terminal of the first stage inverter and the output terminal of the odd-numbered stage inverter, and the plurality of inverters are driven by the power supply voltage and are regulated by the values of the capacitor and resistor. In an oscillation circuit that oscillates a signal with a frequency of 2
The value of each gate capacitance of 0MO8 and nMO8 in the inverter in the first stage is expressed as l) M in the inverter in the first stage.
OS1J3J: By setting the required value smaller than the value of nMO8, the output load of the first stage inverter is reduced, and the transmission when the current of the signal input section of the first stage inverter is reduced. The tendency of the delay time to increase is compensated for by decreasing the output load capacity, and the oscillation frequency is stabilized against fluctuations in the power supply voltage.

［発明の実施例］ 以下この発明の実施例を第１図〜第６図に基づいて説明
する。[Embodiments of the Invention] Examples of the present invention will be described below with reference to FIGS. 1 to 6.

なお第１図等において前記第７図にお１ノる回路素子等
と同一ないし均等のものは、前記と同一符号を以って示
し重複した説明を省略する。In FIG. 1, etc., circuit elements that are the same as or equivalent to the circuit elements shown in FIG.

まず構成を説明すると、第１図中符＠１．３．５．７．
９はそれぞれ０ＭＯ８，２，４，６，８，１０はそれぞ
れｎＭＯ８で、これらの各素子は同一の半導体チップ上
に形成され、これら０ＭＯ８およびｎＭＯ８の各１対１
と２．３と４．５と６．７と８．９と１０により初段か
ら５段目までの０ＭＯ３のインバータ１１〜１５が構成
され、これらがカスケード接続されている。５段目（最
終段）のインバータＩ５の出力端ｆが発振パルス信号の
出力端となる。First, to explain the configuration, Fig. 1 middle mark @1.3.5.7.
9 is each 0MO8, 2, 4, 6, 8, and 10 are each nMO8, and each of these elements is formed on the same semiconductor chip.
2.3, 4.5, 6.7, 8.9, and 10 constitute 0MO3 inverters 11 to 15 from the first stage to the fifth stage, and these are connected in cascade. The output terminal f of the fifth stage (final stage) inverter I5 serves as the output terminal for the oscillation pulse signal.

１５は初段のインバータ１１のゲート保護用抵抗、１６
．１７はダイオードで、これら抵抗１５および各ダイオ
ード１６．１７は半導体チップの主面に拡散層により形
成されている。15 is a resistor for protecting the gate of the first stage inverter 11, 16
．． 17 is a diode, and these resistor 15 and each diode 16, 17 are formed by a diffusion layer on the main surface of the semiconductor chip.

１１ａ〜１１ｆは、各インバータＩＩ〜１５の入ツノ端
および出力端ａ−ｆに存在する容量で、各インバータ１
１〜］５の入力端ａ−ｅに存在する容ｆｆ１１１ａ〜１
１ｅは、主として各インバータ１１〜Ｉ５を構成するｐ
ＭＯ８１，３、・・・、およびｎＭＯ８２，４、・・・
のゲート容量により形成される。11a to 11f are capacitances existing at the input terminals and output terminals a to f of each inverter II to 15, and each inverter 1
ff111a-1 present at the input terminals a-e of 1-]5
1e mainly constitutes each inverter 11 to I5.
MO81,3,... and nMO82,4,...
is formed by the gate capacitance of

そしてこの実施例においては、初段のインバータ！＋に
おけるｐＭＯ８１およびｎＭＯ８２の各Ｗ／ｌ−の値が
、その入力電流値を許容できる範囲において大きく設定
されている。またこれとともに、２段目のインバータ１
２におけるｐＭＯ８３およびｎＭＯ８４の各Ｗ／ｌ−の
値が、初段のインバータ■１におけるｐＭＯ８１および
ｎＭＯ８２の各Ｗ／Ｌの値よりも所要値だけ小さく設定
されて、初段のインバータ１１の出力Ω荷容吊となる２
段目のインバータ■２のゲート容ｆｆ１１１ｂの減少が
図られている。And in this example, the first stage inverter! The value of each W/l- of pMO81 and nMO82 at + is set large within a range that allows the input current value. Along with this, the second stage inverter 1
The values of each W/l- of pMO83 and nMO84 in 2 are set smaller than the respective W/L values of pMO81 and nMO82 in first-stage inverter 1 by a required value, and the output Ω load capacity of first-stage inverter 11 is Hanging 2
The gate capacitance ff111b of the inverter (2) in the second stage is reduced.

次いで上記のようなＷ／Ｌの値の設定により、初段のイ
ンバータ１１において、その信号入力部の電流減少を図
ったときの伝達遅れ時間の増大傾向が、その出力負荷容
量の減少によって補償される理由を説明する。Next, by setting the value of W/L as described above, the tendency for the propagation delay time to increase when the current at the signal input section of the first stage inverter 11 is reduced is compensated by the decrease in its output load capacity. Explain why.

いま初段のインバータ！＋の出力負荷容量となる２段目
のインバータＩ２のゲート容ｆｉ１１　ｌ　ｂに流れ込
む゛電流をＩｎとすると、この電流Ｉｔｌは次式で表わ
される。First stage inverter now! Assuming that the current flowing into the gate capacitance fi11 lb of the second stage inverter I2, which has a positive output load capacity, is In, this current Itl is expressed by the following equation.

Ｉｎ−（βｐ／２）・ （Ｖｄｄ−Ｖ　ｉ　ｎ−Ｖｔｈｐ）２ −（βｎ／２）（Ｖｉｎ−Ｖｔｈｎ）２・・・〈１〉 ここでβｐ１βｎはｐＭＯ８ＸｎＭＯ８の各利得定数で
、 βｎ＝（（μｐεｏｘ）／１ｏｘ） ・（Ｗｌ）／１１）） βｎ＝　（（μｎεＯＸ）／１ｏｘ） ・Ｗｎ／Ｌ　ｎ　） μｐ、μｎ：ｐ、ｎ各ＭＯ３のキャリアの移動度 ｗｐ／Ｌｐ、Ｗｎ／Ｌｎ　：　ｐ、ｎ各ＭＯ８のチャネ
ル幅／チｔ７ネル良 εＯＸ：ゲート酸化膜の誘電率 ｔｏｘ　：ゲート酸化膜の厚さ ｖｔｈｐ、ｖｔｈｎ　：　ｐ、ｎ各ＭＯ８の閾値電圧 ｖｉｎ：初段のインパーク１１の入力電圧Ｖｄｄ：電源
電圧 上記の各定数または値のうち β＝βｐ＝βｎ Ｖｔｈ＝Ｖｔｈｐ＝Ｖｔｈｎ Ｖ　ｉ　ｎ＝　（Ｖｄｄ／２）＋Δｖｉｎ（ΔＶ　ｉ　
ｎ　：　１ｉＱＬ！Ｉ！ｆＪｌｉ［’ｆｆｉ圧Ｖｄ　ｄ
／　２カ’）の変化分） とすれば、前記（１）式は ｒｉ＝β（２Ｖｔｈ−Ｖｄｄ）　・ΔＶ　ｉ　ｎ−＜２
）となる。In-(βp/2)・(Vdd-V in-Vthp)2-(βn/2)(Vin-Vthn)2...<1> Here, βp1βn is each gain constant of pMO8XnMO8, βn=( (μpεox)/1ox) ・(Wl)/11)) βn= ((μnεOX)/1ox) ・Wn/L n ) μp, μn: p, n Carrier mobility of each MO3 wp/Lp, Wn/Ln : p, n channel width of each MO8/channel t7 channel quality εOX: dielectric constant tox of gate oxide film: thickness of gate oxide film vthp, vthn: p, n threshold voltage vin of each MO8: first stage impark 11 Input voltage Vdd: power supply voltage Among the above constants or values, β = βp = βn Vth = Vthp = Vthn V i n = (Vdd/2) + Δvin (ΔV i
n: 1iQL! I! fJli ['ffi pressure Vd d
/ 2 k')) Then, the above equation (1) becomes ri=β(2Vth-Vdd) ・ΔV i n-<2
).

出力電圧の変化分をΔＶとすると、初段のインバータ１
１は、論理閾値電圧の近傍において、このΔＶだけ、出
力負荷容ｆａｌｌｂをチ１？−ジあるいはディスチャー
ジしなければならない。If the change in output voltage is ΔV, first stage inverter 1
1 increases the output load capacitance fallb by this ΔV in the vicinity of the logic threshold voltage. - Must be discharged or discharged.

ここで初段のインバーター１０入力電圧の変化分Δ■ｉ
ｎを ΔＶ　ｉ　ｎ＝−に−ｔ　　　　　　　　　　＝（３）
Ｋ：傾きを表わす定数 ｔ＝時局 と表わすと、上記（２）、（３）式ＩＪ１ら（ＶＣｌｄ
／２）＋ΔＶ Ｃ吏ｆ　　　　　　　　　　　ｄＶ Ｖｄｄ／２ 一−／　　β（２Ｖｔｈ−Ｖｄｄ）Ｋ−ｔｄ　ｔ・・・
（４）となり、上記（４）式から初段のインバーター１
の出力電圧が、入力電圧の変化分へＶｉｎに対応した電
圧ΔＶだｔプ変化する時間、即ち伝達遅れ時間Ｔを求め
ると次式のようになる。Here, the change in the input voltage of the first stage inverter 10 Δ■i
n to ΔV i n=--t=(3)
K: constant representing the slope t = time situation, then the above equations (2) and (3) IJ1 et al. (VCld
/2)+∆V Coffinf dV Vdd/2 -/β(2Vth-Vdd)K-td t...
(4), and from the above equation (4), the first stage inverter 1
The time required for the output voltage to change by the voltage ΔV corresponding to Vin due to the change in the input voltage, that is, the transmission delay time T, is determined by the following equation.

Ｔ−ｍヌΣｒττゴ′− ／〔β（Ｖｄｄ−２Ｖｔｈ）Ｋ）　　・（５）但しＣ１
：２段目のインバーター２のゲート容量１１ｂの容量値 上記（５）式から初段のインバータＩ＋　において、そ
の信号入力部の電流減少を図るため、０ＭＯ８１および
ｎＭＯ８２のＷ／Ｌの値を小さくすると、利得定数βの
値が小さくなって伝達遅れ時間Ｔは増大する傾向となる
。しかし前記のように２段目のインバータＩ２を構成す
るｐＭＯ８３および０ＭＯ３４の各Ｗ／Ｌの値が、初段
のものよりも、さらに小さく設定されるので、２段目の
インバータ１２のゲート容ｆｆ１ｌｌｂの容量値Ｃ愛が
低下し、これにより伝達遅れ時間］°の増大傾向が補償
される。T-mnuΣrττgo'- / [β(Vdd-2Vth)K) ・(5) However, C1
:Capacitance value of gate capacitance 11b of second-stage inverter 2 From the above equation (5), in order to reduce the current at the signal input section of the first-stage inverter I+, if the value of W/L of 0MO81 and nMO82 is reduced, As the value of the gain constant β becomes smaller, the propagation delay time T tends to increase. However, as mentioned above, since the values of W/L of pMO83 and 0MO34 constituting the second stage inverter I2 are set even smaller than those of the first stage, the gate capacitance ff1llb of the second stage inverter 12 is The capacitance value C is reduced, thereby compensating for the increasing tendency of the transmission delay time ]°.

また前記（５）式の関係は、２段目のインバータ■２に
ついてｂ適用されるので、このインバータＩ２を（ｉ１
１成する０ＭＯ３３およびｎＭＯ８４の各Ｗ／Ｌの値を
前記のように小さく設定すると、利得定数βの値が小さ
くなって伝達Ｒれ時間Ｔの増大傾向が生じる。Furthermore, the relationship in equation (5) above is applied b to the second-stage inverter ■2, so this inverter I2 is (i1
If the values of W/L of each of the 0MO33 and nMO84 that form one are set small as described above, the value of the gain constant β becomes small, and the transmission R-lag time T tends to increase.

しかし２段目のインバータ１２については、前記（３）
式における傾きを表わケ定数に′の値が、初段のインバ
ータ■１の増幅効果によって、初段のインバーターＩに
Ｊ３ける定数にの値と較べるとＫ（Ｋ’　となるＪこの
ため２段目のインバーター２については、前記（５）式
中βの値が小さくなっても、傾きを表わす定数に′の増
大により伝達遅れ時間■は増大することはない。However, regarding the second stage inverter 12, the above (3)
Expressing the slope in the equation, due to the amplification effect of the first-stage inverter ■1, the value of the constant in the first-stage inverter I becomes K(K'). Regarding the inverter 2, even if the value of β in the equation (5) becomes small, the transmission delay time ■ does not increase due to an increase in the constant representing the slope.

そして前記のように２段目のインバーター２を構成する
ｐＭＯ８３およびｎＭＯ８４の各Ｗ／Ｌの値が、初段の
インバーター＋を構成するｐＭ○Ｓ１およびｎＭＯ８２
の各Ｗ／Ｌの値よりも所要値だけ小さく設定される結果
、初段のインバータ１１のゲート容ｆｆ１１１ａの容量
値をＣ１ｏとすると Ｃ０ｏ　　＞Ｃ１ となる。As mentioned above, the values of W/L of pMO83 and nMO84 which constitute the second stage inverter 2 are the same as those of pM○S1 and nMO82 which constitute the first stage inverter +.
As a result, if the capacitance value of the gate capacitor ff111a of the first stage inverter 11 is C1o, then C0o > C1.

なお初段のインバーター＋にお（）るｌ）ＭＯＳ　１お
よびｎＭＯ８２のＷ／Ｌの餡は、その信号入力部の電流
が許容される範囲において大きく設定することが望まれ
るが、このＷ／Ｌの値を大ぎく設定してＣ１ｏの値があ
る程度人きくなったとしＣも、これを正帰還用のコンデ
ンサー３の容聞１直Ｃｆと較べるとＣｆ＞Ｃｉｏの関係
にあるので、このゲート容量値Ｃｌｏが発振周波数の変
化に与える影響は極めて少ない。Note that it is desirable to set the W/L of MOS 1 and nMO82 in the first stage inverter + to a large value within the range that allows the current of the signal input section. If the value of C1o is set to a large value and the value of C1o becomes more noticeable to some extent, then if we compare this with Cf of capacitor 3 for positive feedback, we find that the relationship Cf>Cio, so this gate capacitance value Clo has very little effect on changes in oscillation frequency.

また、 ＷｐＩ、Ｗｎｌ　：初段のｐ、ｎ８ＭＯ３のチャネル幅 Ｗｎｌ　、Ｗｎｌ　：　２段目のｐ、ｎ各ＭＯ８のチｔ
ｌネル幅 Ｌｌ）＋　、Ｌｎ＋　　：初段のｐ、ｎ各ＭＯ８のチｊ
ｙネル長 Ｌｐ２、Ｌｎ２：　２段目のｐ、ｎ各ＭＯ３のチャネル
長 とすると、通常チャネル長は設九１ルールに従って最小
寸法で設計され、 Ｌｐ＋　＝Ｉ−ｎ＋　＝Ｉｙｐ２＝Ｌｎ２　＝Ｌ　　　
＝・（６）とされるので、この実施例においては、初段
のインバータ１１におけるｐ、ｎ各ＭＯ３１，２の各Ｗ
／Ｌと、２段目のインバータＩ２におけるｐ、ｒ１ＭＯ
３３，４の各Ｗ／Ｌとは Ｗ　ｎ　＋　／　Ｌ　＞　Ｗ　ｎ　２　／　ＬＷｐ＋　
　／　Ｌ＞Ｗｎｌ　／　Ｌ に設定されている。In addition, WpI, Wnl: Channel width of the first stage p, n8 MO3 Wnl, Wnl: Channel width of the second stage p, n MO8
l channel width Ll)+, Ln+: CH of each MO8 of first stage p and n
y channel lengths Lp2, Ln2: Assuming the channel lengths of the second stage p and n MO3, the channel length is normally designed with the minimum dimension according to the 91 rule, Lp+ = I-n+ = Iyp2 = Ln2 = L
= (6), so in this embodiment, each W of each of p and n MOs 31 and 2 in the first stage inverter 11 is
/L and p, r1MO in the second stage inverter I2
Each W/L of 33 and 4 is W n + / L > W n 2 / LWp+
/L>Wnl/L is set.

次いで３段目〜５段目の各インパーク１３〜Ｉ５にお【
プるＷ／Ｌの値について述べる。Next, put [
The following describes the value of W/L.

ここで、前記第７図の従来例のもののインバータが３段
であるのに対し、第１図に示すこの実施例のものは、５
段配設されている。この主な理由を述べると、比較的低
い発振周波数を得ようとする場合、正帰還用のコンデン
＋１１３の容は値Ｃｆは大ぎく設定する必要がある。こ
のためにはｐＭＯ８およびｎＭＯ３の各Ｗ／Ｌの値を小
さく設定した２段目のインバータＩ２の出力端Ｃからコ
ンデンサ１３へ直接チャージ電流を供給するのではなく
、バッファを介在させた方がよい。このバッファ的機能
を有せしめるため３段目、４段目の各インバータ１３．
１４が接続され、４段目（偶数段目）のインバータ１４
の出力端ｅが、コンデンサ−１３に接続されている。Here, while the inverter of the conventional example shown in FIG. 7 has three stages, the inverter of this embodiment shown in FIG. 1 has five stages.
It is arranged in stages. The main reason for this is that when attempting to obtain a relatively low oscillation frequency, the value Cf of the positive feedback capacitor +113 needs to be set too large. For this purpose, it is better to use a buffer instead of directly supplying the charge current from the output terminal C of the second stage inverter I2, which has a small W/L value for pMO8 and nMO3, to the capacitor 13. . In order to have this buffer function, each inverter 13.
14 is connected, and the fourth stage (even stage) inverter 14
The output terminal e of is connected to the capacitor 13.

そしてさらに５段目のインバータＩ５が接続され、この
５段目（奇数段目）のインバータＩ５の出力端ｆが抵抗
１４に接続されている。Further, a fifth stage inverter I5 is connected, and an output terminal f of this fifth stage (odd stage) inverter I5 is connected to the resistor 14.

そして正帰還用のコンデンサ−１３をチャージあるいは
ディメチ１１−ジするための時間を゛「ｆとすると、こ
の時間Ｔｆは次式で表わされる。Assuming that the time required to charge or deplete the positive feedback capacitor 13 is "f", this time Tf is expressed by the following equation.

Ｔｆ＝２−Ｃｆ／（β−（Ｖｄｄ−Ｖｔｈ）２　）・・
・（７） 侃し、β−〔（μεｏｘ）／１ｏｘ） ・（Ｗ／Ｌ） Ｖｔｈ：ｐ、ｎ各ＭＯ８の閾値電圧 ４段目のインバータＩ４のＷ／Ｌの値Ｗ４／Ｌ４は、上
記（７）式の時間ＴｆがＣｆ−Ｒｆ’＞Ｔｆ、！＝なる
ように設定されている。但しＲｆは抵抗１４の抵抗値で
ある。Tf=2-Cf/(β-(Vdd-Vth)2)...
・(7) Therefore, β−[(μεox)/1ox) ・(W/L) Vth: p, n The threshold voltage of each MO8 The W/L value W4/L4 of the fourth stage inverter I4 is the above The time Tf in equation (7) is Cf-Rf'>Tf,! = is set so that However, Rf is the resistance value of the resistor 14.

また３段目インバータＩ３のＷ／Ｌの値Ｗ３／Ｌ３は、
２段目のインバータＷ／Ｌの値をＷ２／Ｌ２どすると、 Ｗ３　／ｌ−３＝Ｊ　（Ｗ２　／ｌ−２）　　（Ｗ４　
／Ｌ４　）で算出された値に設定されている。In addition, the W/L value W3/L3 of the third stage inverter I3 is
When the value of the second stage inverter W/L is divided by W2/L2, W3 /l-3=J (W2 /l-2) (W4
/L4).

さらに５段１］のインバータＩ５のＷ／Ｌの値Ｗ５／Ｌ
５は、負帰運用の抵抗１４の抵抗値Ｒｆに較べて、その
オン抵抗が十分小さくなるような値に設定されている。Furthermore, the W/L value W5/L of inverter I5 of 5 stages 1]
5 is set to a value such that its on-resistance is sufficiently smaller than the resistance value Rf of the resistor 14 in negative feedback operation.

次に第２図の（△）〜（Ｆ）を用いて作用を説明する。Next, the operation will be explained using (Δ) to (F) in FIG.

第２図の（Ａ）〜（Ｆ）は、第１図中におけるａ−ｆ点
の電位の波形をそれぞれ示している。第２図中ｖ「１お
よびＶｆ２はダイオード１６．１７の順方向電圧をそれ
ぞれ示している。(A) to (F) in FIG. 2 show the waveforms of the potentials at points a-f in FIG. 1, respectively. In FIG. 2, v'1 and Vf2 indicate the forward voltages of the diodes 16 and 17, respectively.

各インバータ■１〜Ｉ５の反転動作により発振動作が生
じることは、前記第７図のものとほぼ同様で、第２図中
１４間ｔ１の点は、初段のインバータ１１におけるｐＭ
Ｏ８１がオンで、これに伴なＧ）２段目以降のｎＭＯ８
４、ｐＭＯ３５、ｎＭ。The fact that the oscillation operation occurs due to the inverting operation of each inverter 1 to I5 is almost the same as that shown in FIG. 7, and the point t1 between 14 in FIG.
O81 is on, and accordingly G) nMO8 from the second stage onward
4, pMO35, nM.

Ｓ８、およびｐＭＯ８９が順次オンに転じた状態を示し
ている。この状態では５段目のインバータＩ５の出力Ｉ
ｆのＶｄｄ電位と４段目のインバータＩ４の出力端ｅの
０７！２位（接地電位）との電位差により、抵抗１４を
介してコンデンサ１３が充電される。This shows a state in which S8 and pMO89 are sequentially turned on. In this state, the output I of the fifth stage inverter I5
The capacitor 13 is charged via the resistor 14 due to the potential difference between the Vdd potential of f and the 07!2 position (ground potential) of the output terminal e of the fourth stage inverter I4.

この充電により初段のインバータｒ＋の入力端ａの電位
が上り、時刻ｔ２で当該インバータ１１の論理閾値電圧
ｖｔｈ二Ｖｄｄ／２に違すると、初段のインバータ１１
が反転し、ｂ点の電位はＶｄｄ電位からＯ電位に反転す
る。次いで２段目〜５段目の各インバータ１２〜Ｉ５が
それぞれ反転し、４段目のインバータＩ４の出力％ｉ　
ｅはＶｄｄ電位、５段目のインバータ１５の出力端ｆの
電位はＯＮ位に変る。As a result of this charging, the potential at the input terminal a of the first-stage inverter r+ rises, and when it becomes different from the logical threshold voltage vth2Vdd/2 of the inverter 11 at time t2, the first-stage inverter 11
is inverted, and the potential at point b is inverted from the Vdd potential to the O potential. Next, each of the inverters 12 to I5 in the second to fifth stages is inverted, and the output %i of the fourth stage inverter I4 is
e is the Vdd potential, and the potential of the output terminal f of the fifth stage inverter 15 changes to the ON level.

このインバータ１４の出力ｅ４　ｅのＶｄｄｆｆ１位へ
の反転が、コンアン１ノ１３を通じて初段のインバータ
１１の入力端ａに帰還され、入力端ａの電位はＶｄｄ＋
Ｖｆ＋電位となる。そしてこのとき上記のように５段目
のインバータＩ５の出力端ｆの電位は０ｍ位に変化して
いるので、コンデンサ１３の充電電荷が抵抗１４を介し
て放電し、時刻ｔ４において入力端ａの電位がＶｔｈ；
Ｖｄｄ／２まで低下すると、初段のインバータ１１が再
び反転し、その出力端すの電位はＶｄｄ電位となる。The inversion of the output e4e of the inverter 14 to Vddff1 is fed back to the input terminal a of the first stage inverter 11 through the converter 1 node 13, and the potential of the input terminal a becomes Vdd+
The potential becomes Vf+. At this time, as mentioned above, the potential of the output terminal f of the fifth stage inverter I5 has changed to about 0m, so the charge in the capacitor 13 is discharged through the resistor 14, and at time t4, the potential of the output terminal f of the fifth stage inverter I5 has changed to about 0 m. The potential is Vth;
When the voltage drops to Vdd/2, the first stage inverter 11 is inverted again, and the potential at its output terminal becomes Vdd potential.

次いで２段目〜５段目の各インバータＩ２〜Ｉ５がそれ
ぞれ反転し、４段目のインバータＩ４の出力端ｅは０１
位、５段目のインバータＩ５の出力端ｆの電位はＶｄｄ
電位に変る。Next, the inverters I2 to I5 in the second to fifth stages are inverted, and the output terminal e of the inverter I4 in the fourth stage becomes 01.
The potential of the output terminal f of the fifth stage inverter I5 is Vdd.
Changes to electric potential.

この４段目のインバータ１４の出力端ｅのＯ電位への反
転は、コンデンサ１３を通じて初段のインバータ１１の
入力端ａに帰還され、入力＋’ｆ４　ａの電位は−ｖｆ
２となる。そしてこのとき５段目のインバータＩ５の出
力端ｆの電位はＶｄｄ電位に変化しているので、抵抗１
４を通じて再びコンデンサ１３に充電が行なわれ、入力
端ａの電位は論理閾値電圧ｖｔｈに近づく。以後上記の
動作が繰返されて発振動作が生じる。The inversion of the output terminal e of the fourth stage inverter 14 to the O potential is fed back to the input terminal a of the first stage inverter 11 through the capacitor 13, and the potential of the input +'f4 a becomes -vf.
It becomes 2. At this time, the potential of the output terminal f of the fifth stage inverter I5 has changed to the Vdd potential, so the resistor 1
4, the capacitor 13 is charged again, and the potential at the input terminal a approaches the logic threshold voltage vth. Thereafter, the above operation is repeated to generate an oscillation operation.

そしてこのような発振動作において、初段のインバータ
１１における０ＭＯ８１Ｊ３よびｎＭＯ８４の各Ｗ／Ｌ
の値は、第２図（Ａ）にホすような微積分波形の入力電
圧による入力電流の値を許容値に抑え得る値に設定され
ているので、発振回路における消費電力が特に大になる
ことが避けられる。In such an oscillation operation, each W/L of 0MO81J3 and nMO84 in the first stage inverter 11
The value of is set to a value that can suppress the input current value due to the input voltage of the differential and integral waveform shown in Figure 2 (A) to an allowable value, so the power consumption in the oscillation circuit will be particularly large. can be avoided.

またこれとともに、２段目のインバータＩ２におけるｐ
ＭＯ３３およびｎＭＯ８４の各Ｗ／Ｌの値が、初段のイ
ンバータＩ＋　におけるｌ）ＭＯＳ　１およびｎＭＯ８
２の各Ｗ／Ｌの値よりも所要値だけ小さく設定されて、
前記（５）式中の２段目のインバータＩ２のグー１〜容
量ｉｉｂの容量値Ｃｌが所要値だけ小さく設定されてい
る。したがって初段のインバータ１１における伝達遅れ
時間Ｔの値が、正帰還用のコンデンサ１３および負帰還
用の抵抗１４で決まる時定数に較べて焦祝し得る程１（
［に小さくなり、電源電圧Ｖｄｄに変動が生じても、発
振周波数の安定化が図られる。In addition, p in the second stage inverter I2
The values of W/L of MO33 and nMO84 are as follows: l) MOS 1 and nMO8 in the first stage inverter I+
2 is set smaller than each W/L value by the required value,
The capacitance value Cl of the second-stage inverter I2 in the equation (5) is set smaller by a required value. Therefore, the value of the transmission delay time T in the first-stage inverter 11 is approximately 1 (
Even if the power supply voltage Vdd fluctuates, the oscillation frequency can be stabilized.

次いで第３図〜第６図を用いて具体的数値例により２段
目のインバータＩ２におけるｌ）ＭＯＳ３およびｎＭＯ
８４の各Ｗ／Ｌの値を所要値だけ小さく設定した場合に
、伝達遅れ時間Ｔが小ざくなって電源電圧Ｖｄｄの変動
に対する発振周波数の安定化が図られることをさらに説
明刃る。Next, l) MOS3 and nMO in the second stage inverter I2 are explained using specific numerical examples using FIGS. 3 to 6.
It will be further explained that when the value of each W/L of 84 is set small by a required value, the transmission delay time T becomes small and the oscillation frequency is stabilized against fluctuations in the power supply voltage Vdd.

第３図は、第１図における１段目と２段目の各インバー
タＩ＋　、＋２のみを取出して示した試験回路、第４図
は第４図の入力点ａに入力する三角波の試験用入力電圧
Ｖｉｎ、第５図の（△）、（Ｂ）は、入力電圧Ｖｉｎの
立上りおよび立下り時の閾値電圧近傍における１段目の
インバータ１１の出力波形を示しており、第５図の（△
）、（Ｂ）中における符号（イ）、（ロ）、（ハ）は、
２段目のインバータＩ２におけるｐＭＯ８３およびｎＭ
Ｏ３４の各Ｗ／Ｌの値をそれぞれ次表に示すように設定
した各場合を示している。Figure 3 shows a test circuit showing only the first and second stage inverters I+ and +2 in Figure 1, and Figure 4 shows a triangular wave test input input to input point a in Figure 4. Voltage Vin, (△) and (B) in FIG. 5 show the output waveform of the first stage inverter 11 near the threshold voltage at the time of rising and falling of the input voltage Vin, and (△) in FIG.
), (B), the symbols (a), (b), and (c) are
pMO83 and nM in second stage inverter I2
Each case is shown in which the values of each W/L of O34 are set as shown in the following table.

（単位μｍ） 上記のような条件での試験結果は第５図の（Ａ）、（Ｂ
）に示すように２段口のインバータＩ２におけるＷ／Ｌ
の値を小さく設定した場合はど、入力電圧ｖｉｎの立上
り時および立下り時ともに、論理閾値電圧近傍における
伝）ヱ遅れ時間Ｔは小さくなっている。(Unit: μm) The test results under the above conditions are shown in (A) and (B) in Figure 5.
), the W/L at the second stage inverter I2
When the value of is set small, the delay time T in the vicinity of the logic threshold voltage becomes small both at the rise and fall of the input voltage vin.

第６図は、２段目のインバータＩ２におけるＷ／Ｌの値
を小に設定した場合と大に設定した場合の発振回路の発
振周期を入力端ａの入力電圧にＪ、り定性的に示したも
のである。２段目のインバータ１２のＷ／Ｌを人にした
場合は発振周期は良くなる。Fig. 6 qualitatively shows the oscillation period of the oscillation circuit when the value of W/L in the second stage inverter I2 is set to a small value and when it is set to a large value, based on the input voltage of the input terminal a. It is something that If the W/L of the second stage inverter 12 is set to human, the oscillation period will be improved.

そして２段目のインバータＩ２におけるＷ／Ｌの値を大
に設定すると前記（５）式中のゲート容量値Ｃ！が人に
なって、発振周波数は電源電圧Ｖ　ｄ　ｄの変動の影響
を受は易くなる。If the value of W/L in the second stage inverter I2 is set to a large value, the gate capacitance value C! As the frequency changes, the oscillation frequency becomes more susceptible to fluctuations in the power supply voltage Vdd.

なＪ３上記実施例においてはインバータを５段に設定し
たが、この発明はかかる段数に限定されるものではなく
、６段以上に設定してらよく、また発振周波数が高く正
帰還用のコンデンＩＪ−１３の容量値が小さいものであ
れば、３段に構成することもできる。J3 In the above embodiment, the inverter is set to five stages, but the present invention is not limited to this number of stages, and may be set to six or more stages. If the capacitance value of 13 is small, it can be configured in three stages.

［発明の効果］ 以上説明したように、この発明によれば１対の０ＭＯ８
およびｎＭＯＳで構成された０ＭＯ３からなる複数個の
インバータをカスケード接続して初段のインバータの入
力端と偶数段目のインバータの出力端との間には正帰還
用のコンデンサを接続し、前記初段のインバータの入力
端と奇数段目のインバータの出力端との間にはｎ帰還用
の抵抗を接続し、前記コンデンサおよび抵抗の値で規定
される周波数の信号を発振する発振回路において、２段
目のインバータにおけるｌ）ＭＯＳおよびｎＭＯＳの各
グー＋−容値の値を、初段のインバータにおけるｐＭＯ
３およびｎＭＯＳの値よりも所要値だけ小さく設定した
ので、初段のインバータの出力負荷容量ｌが減少され、
初段のインバータにおいてその信号入力部の電流減少を
図ったときの伝達遅れ時間の増大傾向が前記出力Ｑ荷容
聞の減少により補償されて、初段のインバータにおける
信号入力部の電流が許容値に抑えられるとともに、電源
電圧の変動に対して発振周波数を安定化させることがで
きるという利点がある。[Effect of the invention] As explained above, according to this invention, a pair of 0MO8
A plurality of inverters consisting of 0MO3 and nMOS are connected in cascade, and a positive feedback capacitor is connected between the input terminal of the first stage inverter and the output terminal of the even-numbered stage inverter. An n-feedback resistor is connected between the input terminal of the inverter and the output terminal of the odd-numbered stage inverter, and the second stage l) MOS and nMOS in the inverter, pMO in the first stage inverter
3 and nMOS by the required value, the output load capacitance l of the first stage inverter is reduced,
The tendency for the propagation delay time to increase when the current in the signal input section of the first-stage inverter is reduced is compensated for by the decrease in the output Q capacity, and the current in the signal input section of the first-stage inverter is suppressed to an allowable value. In addition, it has the advantage that the oscillation frequency can be stabilized against fluctuations in the power supply voltage.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明に係る発振回路の実施例を示す回路図
、第２図は同上実施例の作用を説明するための各インバ
ータの出力端等の電位を示すタイミングヂセート、第３
図は第１図の回路における２段目までのインバータを取
出して示す部分回路図、第４図は伝達遅れ時間を解析す
るための試験用入力電圧を示す波形図、第５図は同上試
験用入力電圧に対する１段目のインバータの出力波形を
示す出力特性図、第６図は２段目のインバータにおける
Ｗ／Ｌの変化に対する発振周期の変化を示す特性図、第
７図は従来の発振回路を示す回路図である。 １．３．５．７．９　：　０ＭＯ８゜ ２．４．６．８．１０　：　ｎＭＯＳ。 １２：電源電圧の入力端子、 １３：コンデンサ、 １４：抵抗、 １＋　−Ｉ５　：ＣＭＯＳインバータ、ａ：初段のＣＭ
ＯＳインバータの入力端、ｅ：４段目（偶数段目）のＣ
ＭＯＳインバータの出力端、 「：５段目（奇数段目）のＣＭＯＳインバータの出力端
。 第２図 第３図 第６区 第７図FIG. 1 is a circuit diagram showing an embodiment of the oscillation circuit according to the present invention, FIG. 2 is a timing diagram showing the potentials of the output ends of each inverter, etc.
The figure is a partial circuit diagram showing the inverters up to the second stage of the circuit in Figure 1, Figure 4 is a waveform diagram showing the input voltage for testing to analyze the transmission delay time, and Figure 5 is for the same test. An output characteristic diagram showing the output waveform of the first stage inverter with respect to the input voltage, Figure 6 is a characteristic diagram showing the change in oscillation cycle with respect to W/L change in the second stage inverter, and Figure 7 is a conventional oscillation circuit. FIG. 1.3.5.7.9: 0MO8° 2.4.6.8.10: nMOS. 12: Power supply voltage input terminal, 13: Capacitor, 14: Resistor, 1+ -I5: CMOS inverter, a: First stage CM
Input terminal of OS inverter, e: 4th stage (even stage) C
Output terminal of MOS inverter: Output terminal of 5th stage (odd stage) CMOS inverter. Figure 2 Figure 3 Section 6 Figure 7

Claims (1)

【特許請求の範囲】 １対のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳ
ＦＥＴで構成されるＣＭＯＳインバータの複数個をカス
ケード接続し、初段のＣＭＯＳインバータの入力端と偶
数段目のＣＭＯＳインバータの出力端との間にコンデン
サを接続し、前記初段のＣＭＯＳインバータの入力端と
奇数段目のＣＭＯＳインバータの出力端との間に抵抗を
接続し、当該コンデンサおよび抵抗の値で規定される周
波数の信号を発振する発振回路において、 ２段目のＣＭＯＳインバータにおけるｐチャネルＭＯＳ
ＦＥＴおよびｎチャネルＭＯＳＦＥＴの各ゲート容量の
値を、初段のＣＭＯＳインバータにおけるｐチャネルＭ
ＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの各ゲート容
量の値よりも所要値だけ小さく設定したことを特徴とす
る発振回路。[Claims] A pair of p-channel MOSFET and n-channel MOS
A plurality of CMOS inverters composed of FETs are connected in cascade, and a capacitor is connected between the input terminal of the first stage CMOS inverter and the output terminal of the even-numbered stage CMOS inverter, and the capacitor is connected between the input terminal of the first stage CMOS inverter and the output terminal of the even-numbered stage CMOS inverter. In an oscillation circuit that connects a resistor to the output terminal of an odd-numbered CMOS inverter and oscillates a signal with a frequency determined by the values of the capacitor and resistor, the p-channel MOS in the second CMOS inverter
The value of each gate capacitance of FET and n-channel MOSFET is calculated as p-channel M in the first stage CMOS inverter.
An oscillation circuit characterized in that the gate capacitance of each of an OSFET and an n-channel MOSFET is set to be smaller by a required value than the value of each gate capacitance.