JPS62226361A - Microprocessor system - Google Patents
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- JPS62226361A JPS62226361A JP61068809A JP6880986A JPS62226361A JP S62226361 A JPS62226361 A JP S62226361A JP 61068809 A JP61068809 A JP 61068809A JP 6880986 A JP6880986 A JP 6880986A JP S62226361 A JPS62226361 A JP S62226361A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサシステム、４！にマイ
クロプロセッサより出力されたアドレス信号によって選
択されたメモリおよび周辺回路の応答動作速度に応じて
マイクロプロセッサに供給するクロックの周期を動的に
変更するマイクロプロセッサシステムに関するものであ
る。[Detailed Description of the Invention] [Industrial Application Field] This invention provides a microprocessor system, 4! The present invention relates to a microprocessor system that dynamically changes the period of a clock supplied to a microprocessor according to the response operation speed of a memory and peripheral circuits selected by an address signal output from the microprocessor.
従来、マイクロプロセッサは一定周期のフリーランクロ
ックが外部より供給され、そのクロックに同期して各種
制御を行っている、このフリーランクロックの周期は、
マイクロプロセッサシステムを構成するマイクロプロセ
ッサ、メモリ、周辺回路などの制限による許容範囲内の
一定値が選ばれていて、マイクロプロセッサシステムの
動作中は固定され、動的に変更されることはなかった。Conventionally, a microprocessor is externally supplied with a free-rank clock with a fixed cycle, and performs various controls in synchronization with that clock.The cycle of this free-rank clock is
A constant value is selected within the allowable range due to the limitations of the microprocessor, memory, peripheral circuits, etc. that make up the microprocessor system, and is fixed during the operation of the microprocessor system and is not dynamically changed.
第Ｓ図は従来のマイクロプロセッサシステムを示すブロ
ック図、第６図は第５図のマイクロプロセッサシステム
におけるバスサイクルのタイミング図である。図におい
て、（ハはクロック発振器、（２１はマイクロプロセッ
サ、（３）はメモリ、（り１は周辺回路、（５）はクロ
ック発振器（１）とマイクロプロセッサｔｅｌを結ぶク
ロックライン％＋Ａｌ 、 Ｉり）はマイクロプロセッ
サ（２）からのそれぞれアドレスバス、データバスであ
り、これらバスにはメモリ（３）および周辺回路（ダ１
が接続されている。、（ざ）はマイクロプロセッサ（２
）へバスサイクルの終了を通知するバス応答信号ライン
であり、矢張りメモリ（３）および周辺回路（ｌＩ）が
接続されている。FIG. S is a block diagram showing a conventional microprocessor system, and FIG. 6 is a timing diagram of a bus cycle in the microprocessor system of FIG. In the figure, (C is the clock oscillator, (21 is the microprocessor, (3) is the memory, (1 is the peripheral circuit, and (5) is the clock line connecting the clock oscillator (1) and the microprocessor tel. ) are an address bus and a data bus, respectively, from the microprocessor (2), and these buses include the memory (3) and peripheral circuits (data bus).
is connected. , (za) is a microprocessor (2
) is a bus response signal line for notifying the end of a bus cycle to the bus cycle, and is connected to the arrowhead memory (3) and the peripheral circuit (lI).
従来のマイクロプロセッサシステムは上述したように構
成されており、クロック、発振器（ハが一定周期のクロ
ツククを発生しかつこのクロックをクロックライン（５
）によりマイクロプロセッサ（コ１へ供給すると、マイ
クロプロセッサ（２）はタイミングサイクルＴＩ、Ｔコ
、ＴＪを形成し、メモリ（３）または周辺回路（り）か
らバス応答信号ライン（ざ）を通してバス応答信号を受
付け、タイミングサ゛イクルＴ９でバスサイクルを終了
する。もしメモリ（３）または周辺回路（り）の応答速
度が遅く、バス応答信号が所定のタイミングまでにマイ
クロプロセッサ（２）で検出されなげれば、マイクロプ
ロセッサ（λ）はタイミングサイクルＴダの前にウェイ
トサイクルＴｗを７つ以上挿入する（用６図は７つのウ
ェイトサイクルを挿入した例を示す）ことにより、バス
サイクルの同期をとっていた。A conventional microprocessor system is configured as described above, in which a clock, an oscillator (C) generates a clock with a constant period, and this clock is connected to a clock line (5).
) to the microprocessor (co1), the microprocessor (2) forms timing cycles TI, Tco, TJ and receives the bus response from the memory (3) or peripheral circuitry via the bus response signal line (ZA). The signal is accepted and the bus cycle is completed at timing cycle T9.If the response speed of the memory (3) or peripheral circuit (R) is slow and the bus response signal is not detected by the microprocessor (2) by the predetermined timing, For example, the microprocessor (λ) synchronizes the bus cycles by inserting seven or more wait cycles Tw before the timing cycle Tda (Figure 6 shows an example of inserting seven wait cycles). Ta.
従来のマイクロプロセッサシステムでは、メモリ（３）
や周辺回路（り）がマイクロプロセッサ（λ）へバス応
答信号を返すためのハードウェアを内蔵する必要がある
ほか、メモリ（３１や周辺回路（ｐｉの応答タイミング
がクロックとの位相関係で規定されるタイミングよりわ
ずかに遅れる場合でもクロック周期の整数倍のウェイト
サイクルＴｗが挿入され、マイクロプロセッサシステム
の性能が著しく低下するなどの問題点があった、
この発明は上記のような問題点を解決するためになされ
たもので、応答速度が一定であるようなメモリや周辺回
路においてバス応答信号を返すためのハードウェアが削
減され得るとともに、応答遅れによるマイクロプロセッ
サの待時間を最小限に抑え、パフォーマンスの向−ヒを
はかったマイクロプロセッサシステムを提供することを
目的とする。In traditional microprocessor systems, memory (3)
In addition, it is necessary to incorporate hardware for the peripheral circuits (RI) and the microprocessor (λ) to return bus response signals, and the response timing of the memory (31) and peripheral circuits (PI) is defined by the phase relationship with the clock. This invention solves the above-mentioned problems such as a wait cycle Tw of an integer multiple of the clock period being inserted even if the wait cycle Tw is slightly delayed from the timing of the microprocessor system. This was developed to reduce the amount of hardware required to return bus response signals in memory and peripheral circuits where the response speed is constant, and to minimize the microprocessor's waiting time due to response delays, improving performance. The object of the present invention is to provide a microprocessor system that can improve the performance of the computer.
この発明にかがるマイクロプロセッサシステムは、マイ
クロプロセッサに供給するクロックの周期をマイクロプ
ロセッサより出力されるアドレス信号によって選択され
たメモリや周辺回路のアクセスタイムに応じて予め設定
された値に変更できろクロック制御回路を設けたもので
ある。The microprocessor system according to the present invention can change the period of the clock supplied to the microprocessor to a preset value according to the access time of the memory or peripheral circuit selected by the address signal output from the microprocessor. A clock control circuit is provided.
この発明においては、マイクロプロセッサが出力するア
ドレス信号によって選択されたメモリや周辺回路のアク
セスタイムに対応して予め設定したクロック周期のクロ
ックをクロック制御回路がマイクロプロセッサに供給す
ることにより、バスサイクルにウェイトサイクルを挿入
する必要がなくなり、したがってメモリや周辺回路毎に
専用のバス応答信号生成用ハードウェアを付加する必要
がなくなり、またバスサイクルも最小限にすることがで
きる。In this invention, the clock control circuit supplies the microprocessor with a clock having a preset clock period corresponding to the access time of the memory or peripheral circuit selected by the address signal output by the microprocessor, thereby controlling the bus cycle. There is no need to insert wait cycles, therefore there is no need to add dedicated bus response signal generation hardware for each memory or peripheral circuit, and bus cycles can also be minimized.
以下、この発明の一実施例を第１図ないし第ダ図につい
て説明する。Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1 to 3.
第７図はこの発明によるマイクロプロセッサシステムを
示すブロック図、第２図は第１図中に示したクロック制
御回路の具体的な回路構成図、第３図は第一図のクロッ
ク制御回路の動作説明用タイミング図、第ψ図は第１図
のマイクロプロセッサシステムにおけるバスサイクルの
タイミング図である。第１図において、（１０）はクロ
ック制御回路であって、クロックライン（ｊｌ Ｋより
マイクロプロセッサ（ユＡ）へ接続されている。このマ
イクロプロセッサ（２Ａ）からのアドレスバス［Ａｌお
よびデータバス（り１にはメモリ（３Ａ）および周辺回
路（ＩＩＡ）が接続されている。更に、この発明では、
アドレスバス（Ａｌがアドレスライン（９）によってク
ロック制御回路（１０）へ接続されている。ｆｆ、ｘ図
において、（／／）は第５図に示したクロック発振器（
ハが発生するクロックより周期の短いクロックを発生す
るクロック発振器、（／２）はこのクロック発振器（／
／）からインバータ（１５）を通して供給されたクロッ
クを分周するカウンタ、（／３）はこのカウンタ（／２
）とアドレスライン（ワ）およびストローブライン（／
７）との間に接続され、アドレス信号Ａ／コ〜Ａ／ｊお
よびアドレスが有効であることを示すアドレスストロー
ブ信号ＡＳが入力されるとクロック分周信号（７ｇ）を
出力するＰＡＬ、（／り）はマイクロプロセッサ（２）
へ接続されると共にインバータ（／６）を介してカウン
タ（／２）へ接続されたフリップフロップ（ＦＦ）であ
る。FIG. 7 is a block diagram showing a microprocessor system according to the present invention, FIG. 2 is a specific circuit configuration diagram of the clock control circuit shown in FIG. 1, and FIG. 3 is an operation of the clock control circuit shown in FIG. An explanatory timing diagram, FIG. ψ, is a timing diagram of a bus cycle in the microprocessor system of FIG. 1. In FIG. 1, (10) is a clock control circuit, which is connected to the microprocessor (UA) via the clock line (jlK).The address bus [Al and data bus ( A memory (3A) and a peripheral circuit (IIA) are connected to the circuit 1.Furthermore, in this invention,
The address bus (Al) is connected to the clock control circuit (10) by the address line (9).
A clock oscillator that generates a clock with a shorter period than the clock generated by C, (/2) is this clock oscillator (/2).
/) is a counter that divides the clock supplied through the inverter (15), (/3) is this counter (/2).
), address line (wa) and strobe line (/
7), and outputs a clock frequency division signal (7g) when address signals A/co to A/j and an address strobe signal AS indicating that the address is valid are input. ri) is a microprocessor (2)
This is a flip-flop (FF) connected to the counter (/2) via the inverter (/6).
第１図において、マイクロプロセッサ（２Ａ）より出力
されるアドレス信号はアドレスバス（６１およびアドレ
スライン（り１全通してクロック制御回路（１０）にも
入力され、このクロック制御回路（１０）から出力され
るクロックはクロックライン（りを通してマイクロプロ
セッサ（２Ａ）に供給されている。In Fig. 1, the address signal output from the microprocessor (2A) is also input to the clock control circuit (10) through the address bus (61) and address line (RI1), and is output from this clock control circuit (10). The clock is supplied to the microprocessor (2A) through the clock line (2A).
第２図において、クロック分周用カウンタ（／２）は＋
ＰＡＬ（／、？）から分周の初期値がロードされ、ク
ロック発振器（／／）よりインノく一部（ハＤを通して
供給されるクロックでカウントアツプされ。In Figure 2, the clock frequency division counter (/2) is +
The initial value of the frequency division is loaded from the PAL (/, ?), and counted up by the clock supplied through the clock oscillator (//).
グビットカウントアップを完了する最後のクロック期間
にキャリーピットを／パルス出力して次段のフリップフ
ロップ（ハ・を反転する。ＰＡＬ（／、７）は、アドレ
スライン（り）を通して供給されたアドレス信号Ａ／
Ｊ〜Ａ、３とストローブライン（／７）を通して外部か
ら供給されたアドレススト、ロープ信号Ａｓとが入力さ
れると、アドレス信号によって選択されたメモリ（３Ａ
）や周辺回路（ｔｉＡ）のアクセスタイムから予め算出
、設定しているクロック分周信号（７ｇ）を出力してカ
ウンタ（／３）に供給する。ただし、このときアドレス
ストローブ信号Ａｓがハイ、すなわちアドレス無効を示
しているときは、クロック分周値はデフォルト値を出力
供給する、
また、カウンタ（／コ）には分周値をコで割って／の補
数をとったクロック分周信号（７ｇ）が初期値としてロ
ードされる。すなわち、第３図の最初のフェーズでダ分
周する際はｑを２で割って／の補数をとった“Ｅ”が初
期値としてカウンタ（２３）にロードされ、カウントア
ツプの最終クロックで再度”Ｅ”を初期値としてロード
する。すなわち初期値ロードからカウット終了までコ回
繰り返して、クロックを／周期クロックライン（ｔｌに
出力する。During the last clock period to complete the bit count up, a carry pit is output as a pulse to invert the next stage flip-flop (c). Signal A/
When the address register and rope signal As supplied from the outside through the strobe line (/7) are input, the memory (3A) selected by the address signal is input.
) and the access time of the peripheral circuit (tiA), the clock frequency division signal (7g) is calculated and set in advance and is supplied to the counter (/3). However, at this time, when the address strobe signal As is high, indicating that the address is invalid, the clock frequency division value outputs the default value. A clock frequency division signal (7g) obtained by taking the complement of / is loaded as an initial value. That is, when dividing the frequency in the first phase in Figure 3, "E", which is obtained by dividing q by 2 and taking the complement of /, is loaded into the counter (23) as an initial value, and is loaded again at the final clock of count-up. Load "E" as the initial value. That is, the clock is outputted to the /period clock line (tl) repeatedly from the initial value loading to the end of counting.
以下、ｑ分周のクロック終了時に次の６分周の初期値”
Ｄ”をロードし１ｇ分周時には初期値゛Ｃ”をロードし
て目的の周期のクロックをクロックライン（５）に供給
する。Below is the initial value of the next 6-divided clock at the end of the q-divided clock.
When dividing the frequency by 1g, the initial value "C" is loaded and a clock of the desired period is supplied to the clock line (5).
第９図の７番目のバスサイクルにおいて、フリップフロ
ップ（ハ・からクロックライン（りへ出力されたクロッ
クのタイミングサイクルＴＩにおけるローパルス幅、バ
イパルス禍を決定するカウンタ初期値ロード時点ではア
ドレスストローブ信号Ａｓがハイ、すなわちアドレスラ
イン（９１Ｋおけるアドレス信号が無効であるので、デ
フォルトのｑ分周が選択される。その後およびタイミン
グサイクル以後ではアドレスストローブ信号Ａｓがロウ
になり、その時点で選択されているメモリ（３Ａ）や周
辺回路（ｔａＡ）のアクセスタイムに応じて予め設定さ
れたｔ分周がアドレスライン（ワ）におけるアドレスは
号Ａ／コ〜Ａｌｓによって選択出力される。In the seventh bus cycle in FIG. 9, the address strobe signal As is loaded at the time of loading the initial value of the counter that determines the low pulse width and bipulse damage in the timing cycle TI of the clock output from the flip-flop (c) to the clock line (ri). Since the address signal at address line (91K) is invalid, the default q division is selected. Afterwards and on subsequent timing cycles, the address strobe signal As goes low and the currently selected memory ( The address on the address line (wa), which is preset in accordance with the access time of the peripheral circuit (taA) and the access time of the peripheral circuit (taA), is selectively output by the number A/co~Als.
２番目のバスサイクルにおいても、クロックのタイミン
グサイクルＴｌではアドレスストローブ信号ＡＳがハイ
、すなわちアドレス信号Ａ、ユ〜Ａ／ｊが無効であるの
で、デフォルトのｑ分周になり。Also in the second bus cycle, the address strobe signal AS is high in the clock timing cycle Tl, that is, the address signals A, U to A/j are invalid, so the default q division is used.
タイミングサイクル以後では予めそのアドレス信号によ
って設定された６分周になる。After the timing cycle, the frequency is divided by 6, which is preset by the address signal.
なお、上記実施例ではクロックの分周値をグ本のアドレ
スラインにより選択する例を説明したが、アドレスライ
ンを一部だけ使用しても、全部使用してもよいし、また
チップセレクトなどのようにデコードしたもの、さらに
それらをマージしたものなど、アドレス以外のものを使
用してもよい６また。上記実施例では予め設定した分周
値をとりだすのにＰＡＬを使用した例を示したが、ＲＯ
Ｍを使用し、でもよいし、ＲＡＭを使用して自由に設定
しなおしてもよく、上記実施例と同様の効果を奏する。In addition, in the above embodiment, an example was explained in which the clock frequency division value is selected by the standard address line, but it is also possible to use only some or all of the address lines, or to use other methods such as chip select. You may also use something other than an address, such as a decoded one or a merged version. In the above embodiment, an example was shown in which PAL was used to extract a preset frequency division value, but RO
M may be used, or RAM may be used to freely reset the settings, and the same effect as in the above embodiment can be obtained.
以上に説明したように、この発明のマイクロプロセッサ
システムは、マイクロプロセッサに供給するクロックの
周期を、マイクロプロセッサから出力されるアドレス信
号で選択されたメモリや周辺回路のアクセスタイムに応
じて予め設定された値に変更するクロック制御回路を設
けたので、バス応答信号生成のためのハードウェアをメ
モリや周辺回路から削減できるとともにマイクロプロセ
ッサシステムのパフォーマンスを向上させることができ
る効果がある。As explained above, in the microprocessor system of the present invention, the period of the clock supplied to the microprocessor is set in advance according to the access time of the memory or peripheral circuit selected by the address signal output from the microprocessor. Since a clock control circuit is provided to change the value to the specified value, the hardware for generating the bus response signal can be removed from memory and peripheral circuits, and the performance of the microprocessor system can be improved.
第１図はこの発明によるマイクロプロセッサシステムを
示すブロック図、第２図はこの発明に使用されたクロッ
ク匍」夜回路の回路構成図、第３図は第２図のクロック
制御回路の動作説明用タイミング図、第グ図はこの発明
のマイクロプロセッサシステムにおけるパスサイクルの
タイミング図、第Ｓ図は従来のマイクロプロセッサシス
テムを示すブロック図、第６図は第５図のマイクロプロ
セッサシステムにおけるパスサイクルのタイミング図で
ある。
図において、（／θ）ｌＩ−クロック匍制御回路、（２
Ａ）・・マイクロプロセッサ、（，７Ａ）φ−メモリ、
（ａＡ）・・周辺回路、（ｉ／）・・クロック発掘器。
（／ｘ）・・カウンタ、 （／、７）・・ＰＡＬ％（
ハ・・・フリップフロップである。
なお、図中、同一符号は同一、又は相当部分を示す。
ｖ−（’Ｊ −ｓ
−Ｐ−一Fig. 1 is a block diagram showing a microprocessor system according to the present invention, Fig. 2 is a circuit configuration diagram of a clock control circuit used in this invention, and Fig. 3 is for explaining the operation of the clock control circuit shown in Fig. 2. Timing diagrams: Figure G is a timing diagram of a pass cycle in the microprocessor system of the present invention, Figure S is a block diagram showing a conventional microprocessor system, and Figure 6 is a timing diagram of a pass cycle in the microprocessor system of Figure 5. It is a diagram. In the figure, (/θ)lI-clock control circuit, (2
A)...Microprocessor, (,7A)φ-memory,
(aA)...Peripheral circuit, (i/)...Clock excavator. (/x)...Counter, (/, 7)...PAL%(
Ha...it's a flip-flop. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. v-('J-s-P-1
Claims (1)
のマイクロプロセッサより出力されるアドレス信号によ
って選択されるメモリおよび周辺回路と、前記アドレス
信号によって選択された前記メモリおよび前記周辺回路
の応答動作速度に応じて前記マイクロプロセッサに供給
するクロックの周期を予め設定された値に変更するクロ
ック制御回路とを備えたことを特徴とするマイクロプロ
セッサシステム。A microprocessor that operates in synchronization with a clock, a memory and a peripheral circuit selected by an address signal output from the microprocessor, and a response operation speed of the memory and peripheral circuit selected by the address signal. A microprocessor system comprising: a clock control circuit that changes the cycle of a clock supplied to the microprocessor to a preset value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068809A JPS62226361A (en) | 1986-03-28 | 1986-03-28 | Microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068809A JPS62226361A (en) | 1986-03-28 | 1986-03-28 | Microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226361A true JPS62226361A (en) | 1987-10-05 |
Family
ID=13384407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61068809A Pending JPS62226361A (en) | 1986-03-28 | 1986-03-28 | Microprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226361A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023809A (en) * | 1988-06-21 | 1990-01-09 | Canon Inc | Computer equipment |
| JPH02181252A (en) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | Control method for executing speed of information processor |
| JPH02254512A (en) * | 1989-03-29 | 1990-10-15 | Nec Corp | Information processing system |
| JP2012034375A (en) * | 2011-08-22 | 2012-02-16 | Hitachi Automotive Systems Ltd | Data communication device and controller using the same |
-
1986
- 1986-03-28 JP JP61068809A patent/JPS62226361A/en active Pending
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