JPS6222457B2 - - Google Patents
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- JPS6222457B2 JPS6222457B2 JP54070339A JP7033979A JPS6222457B2 JP S6222457 B2 JPS6222457 B2 JP S6222457B2 JP 54070339 A JP54070339 A JP 54070339A JP 7033979 A JP7033979 A JP 7033979A JP S6222457 B2 JPS6222457 B2 JP S6222457B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に一部領域を共
通にし、極性を異にして形成される横方向トラン
ジスタ及び縦方向トランジスタからなり、論理素
子を得るためのIntegrated Injection Logic（以
下IILと称す）半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and in particular to an integrated injection logic (integrated injection logic) for obtaining a logic element, which is composed of a horizontal transistor and a vertical transistor formed with a common region and different polarities. (hereinafter referred to as IIL) related to semiconductor integrated circuits.
IILは、キヤリア注入素子として横方向PNPト
ランジスタと、キヤリア増幅素子としての縦方向
逆動作NPNトランジスタが一体となり、しかも
PNPインジエクタ用トランジスタのコレクタと、
NPN増幅インバータ用トランジスタのベースが
共通に形成されている。このIILは、リニア回路
の通常の接合分離トランジスタより小さくできる
こと、IIL回路は他の論理回路形式より簡単であ
る等の優れた特長がある。 IIL integrates a horizontal PNP transistor as a carrier injection element and a vertical reverse operation NPN transistor as a carrier amplification element.
A collector of a transistor for a PNP injector,
The bases of the NPN amplification inverter transistors are formed in common. This IIL has excellent features such as being smaller than a normal junction isolation transistor in a linear circuit and being simpler than other logic circuit types.
IILは第１図に示すように、キヤリア増幅イン
バータ用素子としてのNPNトランジスタT2のベ
ースに接続されたＡ，Ｂ，Ｃの多入力が入る回路
構成をとり、NAND回路を形成している。同時に
出力もマルチコレクタ構造で、Ｄ，Ｅ，Ｆのよう
な多出力を構成している。そして、この第１図に
示す等価回路は、パターン上では第２図のような
形状になる。 As shown in FIG. 1, the IIL has a circuit configuration in which multiple inputs A, B, and C are connected to the base of an NPN transistor T2 as a carrier amplification inverter element, forming a NAND circuit. At the same time, the output also has a multi-collector structure, configuring multiple outputs such as D, E, and F. The equivalent circuit shown in FIG. 1 has a shape as shown in FIG. 2 on the pattern.
第２図において、１は、PNPインジエクタトラ
ンジスタのＰエミツタ、２はNPNインバータ用
トランジスタのベース、３はベース電極取出し
口、５は、Ｐベースへ入力するAl配線、４は、
NPNトランジスタのコレクタ、６はコレクタ４
からの出力配線である。通常、ベース２への入力
が２個以上必要とする場合は、そのうちのいくつ
かの配線はコレクタからの出力配線６を横切つて
通す場合が非常にしばしば起こる。このようにベ
ースへの入力配線がコレクタからの出力配線を横
切る場合、従来のIILパターンレイアウトでは、
コレクタ配線が終端する所までベース入力配線を
迂回するか、適当な場所で拡散抵抗を用いて配線
を横切るかしている。このため、従来構造のIIL
では、この入力配線と出力配線の交差のためのス
ペースが大きくなつてしまう。特にゲート数の多
い高集積化になればなるほどその弊害は著しい。 In Fig. 2, 1 is the P emitter of the PNP injector transistor, 2 is the base of the NPN inverter transistor, 3 is the base electrode outlet, 5 is the Al wiring input to the P base, 4 is the
Collector of NPN transistor, 6 is collector 4
This is the output wiring from. Normally, if more than one input to the base 2 is required, it very often happens that some of the wires are routed across the output wire 6 from the collector. In this way, when the input wiring to the base crosses the output wiring from the collector, in the conventional IIL pattern layout,
Either the base input wiring is bypassed to the point where the collector wiring terminates, or the wiring is crossed using a diffused resistor at an appropriate location. For this reason, the conventional structure of IIL
Then, the space for the intersection of the input wiring and the output wiring becomes large. In particular, the problem becomes more significant as the number of gates increases and the degree of integration increases.
本発明の目的は、入力配線と出力配線の交差の
ための拡散抵抗のスペース、または、Al配線ス
ペースを減らしたIIL半導体集積回路を得ること
である。 An object of the present invention is to obtain an IIL semiconductor integrated circuit in which the space for a diffused resistor for crossing input wiring and output wiring or the space for Al wiring is reduced.
かかる目的を達成するために、本発明はIILの
ベース電極取出し口を複数個設けている。 In order to achieve this object, the present invention provides a plurality of IIL base electrode extraction ports.
以下実施例にもとづいて本発明を説明する。第
第３図は本発明の一実施例である。従来からある
第１のベース電極取出し口３へ入る配線５をコレ
クタからの出力配線６，７，８を横切つて配線し
たい場合、ベース２に新たな第２の電極取出し口
９を置き、配線１０を設けている。このことによ
つて、拡散抵抗を設置したり、配線を引き回して
迂回したりする必要はなくなる。 The present invention will be explained below based on Examples. FIG. 3 shows an embodiment of the present invention. If you want to route the wiring 5 that enters the conventional first base electrode outlet 3 across the output wirings 6, 7, and 8 from the collector, place a new second electrode outlet 9 on the base 2, and There are 10. This eliminates the need to install a diffused resistor or route wiring around the circuit.
次に本発明の動作原理について、第４図の等価
回路により説明する。図において、T1はインジ
エクタとしてのPNPトランジスタ、T2，T3，T4
は増幅用インバータNPNトランジスタ、S1，S2
は入力のスイツチングトランジスタ、R0は、イ
ンジエクタトランジスタT1のエミツタ回路負荷
抵抗、Vccは供給電圧、R1，R2，R3，R4はベー
ス抵抗を示す。 Next, the principle of operation of the present invention will be explained using the equivalent circuit shown in FIG. In the figure, T1 is a PNP transistor as an injector, T2, T3, T4
are amplification inverter NPN transistors, S1, S2
is the input switching transistor, R0 is the emitter circuit load resistance of the injector transistor T1, Vcc is the supply voltage, and R1, R2, R3, and R4 are the base resistances.
いま、入力のS1がONすると、インジエクタT1
の電流はすべて大地に流れ、T2，T3，T4はベー
ス電流が供給されずにOFFする。次に、S1が
OFF、S2がONすると、インジエクタT1の電流
がR1，R2，R3，R4を通つて大地に流れる。ここ
で、T1に流れる電流をＩとし、ベース接地電流
増幅率を１とすると、常温において、インジエク
タトランジスタT1に流れこむ電流Ｉは
Ｉ＝Ｖｃｃ−ＶＢＥ（Ｔ１）／Ｒ０ ……(1)
インバータ用トランジスタT2，T3，T4のベース
電位はそれぞれ、
V2＝（R2＋R3＋R4）×Ｉ ……(2)
V3＝（R3＋R4）×Ｉ ……(3)
V4＝R4×Ｉ ……(4)
となり、もし
V2＞ＶBE（T2） ……(5)
となれば、トランジスタT2はONとなり、この論
理回路は誤動作する。しかしながら、一般的な数
値を入れると(1)式は、
Ｉ＝５×１０３−６００〔ｍｖ〕／４４〔ｋΩ〕＝
100〔μＡ〕……
(6)
R2＝R3＝R4≒500Ω ……(7)
(6)式および(7)式を(2)式に代入して、
V2＝1.5×100＝150〔mV〕 ……(8)
(8)式を(5)式に代入すると、
V2＝150mv，ＶBE（T2）＝600mV
∴V2＜ＶBE（T2） ……(9)
したがつて、常温においては、T2はONしない。
ゆえに、論理回路は誤動作しない。 Now, when input S1 turns ON, injector T1
All of the current flows to the ground, and T2, T3, and T4 are turned OFF because the base current is not supplied. Then S1
When OFF and S2 turn ON, the current in injector T1 flows to the ground through R1, R2, R3, and R4. Here, if the current flowing through T1 is I and the common base current amplification factor is 1, the current I flowing into the injector transistor T1 at room temperature is I=Vcc-V BE (T1)/R0...(1) The base potentials of the inverter transistors T2, T3, and T4 are as follows: V2=(R2+R3+R4)×I...(2) V3=(R3+R4)×I...(3) V4=R4×I...(4) If V2>V BE (T2) (5), transistor T2 turns on and this logic circuit malfunctions. However, if we enter general values, equation (1) becomes: I=5×10 3 -600 [mv]/44 [kΩ]=
100 [μA]... (6) R2=R3=R4≒500Ω...(7) Substituting equations (6) and (7) into equation (2), V2=1.5×100=150[mV] ...(8) Substituting equation (8) into equation (5), V2=150mv, V BE (T2) = 600mV ∴V2<V BE (T2) ...(9) Therefore, at room temperature, T2 is not turned on.
Therefore, the logic circuit does not malfunction.
次に温度特性を考慮すると、(1)式より、温度が
ｔ℃変化すると
ＶBE（T2，ｔ）＝ＶBE（T2）＋δＶＢＥ／δｔ・ｔ……
(11)
V2＝（１＋δＲ／δｔｔ）
（R2＋R3＋R4）・Ｉ（ｔ） ……(12)
(10)，(12)式から、
V2＝（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ０・
〔Vcc−（ＶBE（T1）＋δＶＢＥ／δｔ・ｔ）〕……（1
3）
典型的な数値を入れると、
δＶＢＥ／δｔ＝−2mv／℃，ｔ＝100℃ ……（14）
（13）（14）式から
V2＝１．５／４４〔５×103−（600−200）〕
≒157〔mV〕 ……（15）
したがつて ｔ＝100℃の変化においても
V2＜ＶBE（T2） ……（16）
を満足するから誤動作しない。同様に−100℃の
変化においても誤動作しない。ここでＩ（ｔ）は
温度ｔ℃変化時の電流、ＶBE（T2，ｔ）はトラ
ンジスタT2の温度ｔ℃変化時のベース．エミツ
タ間電圧である。 Next, considering the temperature characteristics, from equation (1), if the temperature changes by t°C, V BE (T2, t) = V BE (T2) + δV BE / δt・t...
(11) V2=(1+δR/δtt) (R2+R3+R4)・I(t) ...(12) From equations (10) and (12), V2=(R2+R3+R4)/R0・[Vcc−(V BE (T1) +δV BE /δt・t)]...(1
3) Inserting typical values, δV BE /δt=-2mv/℃, t=100℃...(14) From equations (13) and (14), V2=1.5/44 [5×10 3 − (600−200)] ≒ 157 [mV] ... (15) Therefore, even when t = 100°C, V2 < V BE (T2) ... (16) is satisfied, so there is no malfunction. Similarly, it does not malfunction even when the temperature changes by -100°C. Here, I(t) is the current when the temperature changes by t°C, and V BE (T2, t) is the base of the transistor T2 when the temperature changes by t°C. It is the voltage between emitters.
以上説明したように、本発明によつて論理動作
に異常をきたすことなく、余分な配線スペース
や、拡散抵抗のスペースが不必要となり、配線が
容易になり、配線の自由度が向上し、IILの高集
積化に寄与する効果は著しい。 As explained above, the present invention eliminates the need for extra wiring space and space for diffused resistors without causing any abnormality in logic operation, making wiring easier, increasing the degree of freedom in wiring, and improving IIL. The effect of contributing to high integration is remarkable.
第１図はIIL半導体集積回路の等価回路図、第
２図は従来のIILの平面パターンレイアウトを示
す図、第３図は本発明にかかるIILの平面パター
ンレイアウトを示す図、第４図は第３図のIILの
動作を説明するための回路図である。
１……インジエクタ用トランジスタのＰ形エミ
ツタ、２……インバータ用トランジスタのベース
兼インジエクタ用トランジスタのコレクタ、３…
…インバータ用トランジスタの第１のベース電極
取出し口、４……インバータ用トランジスタのコ
レクタ、５……第１のベース電極配線、６，７，
８……コレクタ配線、９……第２のベース電極取
出し口、１０……第２のベース電極配線。
FIG. 1 is an equivalent circuit diagram of an IIL semiconductor integrated circuit, FIG. 2 is a diagram showing a conventional IIL plane pattern layout, FIG. 3 is a diagram showing an IIL plane pattern layout according to the present invention, and FIG. 4 is a diagram showing a plane pattern layout of an IIL according to the present invention. FIG. 4 is a circuit diagram for explaining the operation of the IIL shown in FIG. 3; 1... P-type emitter of the injector transistor, 2... Base of the inverter transistor and collector of the injector transistor, 3...
...First base electrode outlet of inverter transistor, 4...Collector of inverter transistor, 5...First base electrode wiring, 6, 7,
8... Collector wiring, 9... Second base electrode outlet, 10... Second base electrode wiring.
Claims (1)
スタのコレクタをベースとするインバータ用トラ
ンジスタとを有し、複数の信号がシヨツトキーダ
イオードを介することなく前記インバータ用トラ
ンジスタのベースに供給され、前記インバータ用
トランジスタは第１のベース電極取出し口を有す
る半導体集積回路装置において、前記インバータ
用トランジスタは前記第１のベース電極取出し口
のほかに自身のコレクタ領域をはさんで少なくと
も一つの第２のベース電極取出し口を有し、前記
複数の信号のうちの一部は第１の配線によつて前
記第１のベース電極取出し口を介して前記インバ
ータ用トランジスタのベースに供給され、残りの
信号は第２の配線によつて前記第２のベース電極
取出し口を介して前記インバータ用トランジスタ
のベースに供給されており、これによつて前記第
１および第２の配線と前記インバータ用トランジ
スタのコレクタ出力配線との交差をなくしたこと
を特徴とする半導体集積回路装置。1 has an injector transistor and an inverter transistor having the collector of this transistor as a base, a plurality of signals are supplied to the base of the inverter transistor without passing through a Schottky diode, and the inverter transistor is a first inverter transistor. In the semiconductor integrated circuit device having a base electrode outlet, the inverter transistor has, in addition to the first base electrode outlet, at least one second base electrode outlet across its own collector region. , a part of the plurality of signals is supplied to the base of the inverter transistor via the first base electrode outlet by a first wiring, and the remaining signals are supplied to the base of the inverter transistor by a second wiring. The base electrode is supplied to the base of the inverter transistor through the second base electrode outlet, thereby eliminating the intersection between the first and second wirings and the collector output wiring of the inverter transistor. A semiconductor integrated circuit device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033979A JPS55162261A (en) | 1979-06-05 | 1979-06-05 | Semiconductor ic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033979A JPS55162261A (en) | 1979-06-05 | 1979-06-05 | Semiconductor ic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162261A JPS55162261A (en) | 1980-12-17 |
| JPS6222457B2 true JPS6222457B2 (en) | 1987-05-18 |
Family
ID=13428551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033979A Granted JPS55162261A (en) | 1979-06-05 | 1979-06-05 | Semiconductor ic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55162261A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206171A (en) * | 1982-05-26 | 1983-12-01 | Nec Corp | Semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381093A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Multiinput-multioutput iil |
| JPS53105384A (en) * | 1977-02-25 | 1978-09-13 | Mitsubishi Electric Corp | Semiconductor device |
-
1979
- 1979-06-05 JP JP7033979A patent/JPS55162261A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381093A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Multiinput-multioutput iil |
| JPS53105384A (en) * | 1977-02-25 | 1978-09-13 | Mitsubishi Electric Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162261A (en) | 1980-12-17 |
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