JPS62224078A - Manufacture of semiconductor device - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 150000001875 compounds Chemical class 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 20
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 abstract description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 24
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- -1 compound ions Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にソース・ド
レイン領域及びゲート電極のシリサイド化に改良を施し
た半導体装置の製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device in which silicidation of source/drain regions and gate electrodes is improved. Regarding the method.
（従来の技術）
周知の如く、ＭＯ８型トランジスタのソース・ドレイン
領域及びゲート電極を低抵抗化することを目的としてソ
ース・ドレイン領域及びゲート電極をシリサイド化する
方法がとられている。ここで、シリサイド化の方法とし
ては、高融点金属層等をシリコン基板上に選択的に堆積
させシリナイド化する方法（第１の方法）、及び前記基
板全面に高融点金属層等を堆積させた後、熱処理により
Ｓｉと高融点金属層とを反応させ、ソース・ドレイン領
域及びゲート電極のみシリサイド化する方法（第２の方
法）が挙げられる。(Prior Art) As is well known, a method of siliciding the source/drain regions and the gate electrode of an MO8 type transistor is used for the purpose of lowering the resistance of the source/drain region and the gate electrode. Here, the method of silicidation includes a method of selectively depositing a high melting point metal layer etc. on a silicon substrate and converting it into silicidation (first method), and a method of depositing a high melting point metal layer etc. on the entire surface of the substrate. Thereafter, there is a method (second method) in which only the source/drain regions and the gate electrode are silicided by causing Si to react with the high melting point metal layer through heat treatment.
第４図は上記第１の方法を示す。FIG. 4 shows the first method.
まず、Ｐ型のシリコン基板１の表面にフィールド酸化１
１！２を形成する。つづいて、このフィールド酸化膜２
で囲まれた素子領域上に、ゲート酸化１１３を介して多
結晶シリコンからなるゲート電極４を形成する。次いで
、このゲート電極４をマスクとして前記素子領域にｎ型
不純物を導入し、Ｎ＋型のソース・ドレイン領域５．６
を形成する（第４図（ａ）図示）。更に、全面にＳ ｉ
０２ ｌＩ７をＣＶＤ法により堆積する（第４図（ｂ
）図示）。しかる後、このＳｉＯ２膜７を反応性イオン
エツチング（ＲＩＥ）によりエツチングし、前記ゲート
電極４の側壁にのみ残存させる。ここで、残存した５１
０２１Ｍをスペーサ７ａとする（第４図（Ｃ）図示）。First, field oxidation 1 is applied to the surface of a P-type silicon substrate 1.
Form 1!2. Next, this field oxide film 2
A gate electrode 4 made of polycrystalline silicon is formed via gate oxide 113 on the element region surrounded by. Next, using this gate electrode 4 as a mask, n-type impurities are introduced into the element region to form N+ type source/drain regions 5.6.
(as shown in FIG. 4(a)). Furthermore, Si
02 lI7 is deposited by CVD method (Fig. 4(b)
). Thereafter, this SiO2 film 7 is etched by reactive ion etching (RIE) so that it remains only on the side walls of the gate electrode 4. Here, the remaining 51
021M is used as a spacer 7a (as shown in FIG. 4(C)).
なお、このスペーサー７はゲート電極４どソース・ドレ
イン領域５．６Ｂを絶縁するために必要である。Note that this spacer 7 is necessary to insulate the gate electrode 4 and the source/drain regions 5.6B.
ひきつづき、タングステン（Ｗ）ＩｉｉＪを前記ソース
・ドレイン領域５．６及びゲート電極４上に堆積した後
、４００〜６００℃の熱処理を行って前記Ｗ層をシリサ
イド化し、シリサイド層８を形成する（第４図（ｄ）図
示）。以下、図示しないが、層間絶縁膜、コンタクトホ
ール及び取出し配線を形成してＭＯ８型トランジスタを
製造する。Subsequently, tungsten (W) IIIJ is deposited on the source/drain regions 5.6 and the gate electrode 4, and then heat treatment is performed at 400 to 600°C to silicide the W layer to form a silicide layer 8. Figure 4 (d) shown). Thereafter, although not shown, an interlayer insulating film, contact holes, and lead-out wiring are formed to manufacture an MO8 type transistor.
第５図は、上記第２の方法を示す。FIG. 5 shows the second method.
まず、上記第１の方法と同様に、シリコン基板１の表面
にフィールド酸化膜２を形成した後、素子領域上にゲー
ト酸化膜３を介してゲートＮ極４を形成し、更にＮ＋の
ソース・ドレインｆＲＶ＜５゜６及びスペーサ７ａを形
成する。つづいて、全面にＷ層１１を形成する（第５図
（ａ）図示）。次いで、熱処理を行ない、ソース・ドレ
イン領域５゜６及びゲート電極４上にシリサイド層１２
を形成し、その他の部分のＷ層１１をエツチング除去す
る（第５図（Ｃ）図示）。以下、図示しないが、ＩＩ間
絶縁躾、コンタクトホール及び取出し配線を形成してＭ
Ｏ８型トランジスタを製造する。First, as in the first method, a field oxide film 2 is formed on the surface of a silicon substrate 1, and then a gate N pole 4 is formed on the element region via a gate oxide film 3, and an N+ source A drain fRV<5°6 and a spacer 7a are formed. Subsequently, a W layer 11 is formed on the entire surface (as shown in FIG. 5(a)). Next, heat treatment is performed to form a silicide layer 12 on the source/drain region 5.6 and the gate electrode 4.
is formed, and the other portions of the W layer 11 are removed by etching (as shown in FIG. 5(C)). Hereinafter, although not shown, insulation between II, contact holes, and lead wiring are formed.
Manufacture an O8 type transistor.
しかしながら、従来の製造方法によれば、ソース・ドレ
イン領域５，６とゲート電極４とを絶縁するためゲート
電極４の側壁にスペーサ７ａを必要とする。このため、
シリサイド化する際、スペーサ７ａの下部がシリサイド
化されない。従って、シリサイド化されない領域では高
抵抗となり、ドレイン電流が低下する。また、第１の方
法の場合、タングステン堆積時のＳｉと５ｉＱ２の選択
比が無限大でないため、フィールド酸化膜２上にもわず
かにタングステン層が形成され、素子間の絶縁性が低下
する。However, according to the conventional manufacturing method, a spacer 7a is required on the side wall of the gate electrode 4 to insulate the source/drain regions 5, 6 and the gate electrode 4. For this reason,
When silicided, the lower part of the spacer 7a is not silicided. Therefore, the region that is not silicided has high resistance, and the drain current decreases. Further, in the case of the first method, since the selectivity between Si and 5iQ2 during tungsten deposition is not infinite, a slight tungsten layer is also formed on the field oxide film 2, resulting in a decrease in insulation between elements.
（発明が解決しようとする問題点）
本発明は上記事情に鑑みてなされたもので、ソース・ド
レイン領域を低抵抗化し、もってトレイン電流を増大し
える半導体装置の製造方法を提供することを目的とする
。(Problems to be Solved by the Invention) The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce the resistance of the source/drain region and thereby increase the train current. shall be.
［発明の構成コ
（問題点を解決するための手段）
本発明は、半導体基板の表面に素子分離領域を形成する
工程と、この素子分離領域で囲まれた前記基板の素子領
域にゲート酸化膜を介してゲート電極を形成する工程と
、前記素子ｗ４域又はその近傍を含む領域に高融点金属
又はその化合物をイオン注入する工程と、前記素子領域
にソース・ドレイン領域形成用の第２導電型の不純物を
導入する工程と、熱処理を施して前記高融点金属又はそ
の化合物をイオン注入した領域をシリサイド化する工程
とを具備した半導体装置の製造を提供する。[Configuration of the Invention (Means for Solving Problems)] The present invention includes a step of forming an element isolation region on the surface of a semiconductor substrate, and forming a gate oxide film on the element region of the substrate surrounded by the element isolation region. a step of ion-implanting a high melting point metal or a compound thereof into a region including the element w4 region or its vicinity; and a step of ion-implanting a high melting point metal or a compound thereof into a region including the element w4 region or its vicinity; and a step of performing heat treatment to silicide the region into which the high melting point metal or its compound is ion-implanted.
（作用）
本発明によれば、ゲート酸化膜を形成した後、半導体基
板の素子領域に高融点金属又はその化合物をイオン注入
してシリサイド層を形成する。このことにより、ソース
及びドレイン領域のほぼ表面全域がシリサイド化され、
従来と比べてソース・ドレイン領域により広くシリサイ
ド層を形成する事ができ、ドレイン電流を増大させるこ
とが可能となる。(Operation) According to the present invention, after forming a gate oxide film, ions of a high melting point metal or a compound thereof are implanted into an element region of a semiconductor substrate to form a silicide layer. As a result, almost the entire surface of the source and drain regions is silicided,
Compared to the conventional method, the silicide layer can be formed more widely in the source/drain region, making it possible to increase the drain current.
（実施例）
以下、本発明の実施例を第１図（実施例１）、第２図（
実施例２）及び第３図（実施例３）を参照して説明する
。(Example) Hereinafter, examples of the present invention are shown in Fig. 1 (Example 1) and Fig. 2 (Example 1).
This will be explained with reference to Example 2) and FIG. 3 (Example 3).
実施例１
まず、Ｐ型のシリコン基板２１の表面にフィールド酸化
１ｇ２２を形成した。つづいて、前記フィールド酸化膜
２２で囲まれた素子領域にゲート酸化ｖＡ２３を介して
多結晶シリコンからなるゲート電８ｉ２４を形成した（
第１図（ａ）図示）。次いで、例えばＷＦｓ”を加速電
圧２４０ＫｅＶ、ドーズｆｆ１１ｘ１０”ｃｍ４の条件
で前記素子領域のゲート電極２４及びソース・ドレイン
領域形成予定部にイオン注入し、タングステン（Ｗ）Ｉ
Ｉ２５を形成した（第１図（ｂ）図示）。ここで、加速
電圧はゲート酸化［１２３の厚さが例えば２００人であ
るとぎ、イオン注入後のタングステンの濃度のピークが
ゲート酸化１！１２２と基板２１との界面より深い位置
になる様に設定した。更に、前記素子領域に例えばヒ素
をイオン注入してＮ＋型のソース・ドレイン領域２６．
２７を形成したく第１図（Ｃ）図示）。Example 1 First, field oxide 1g22 was formed on the surface of a P-type silicon substrate 21. Subsequently, a gate electrode 8i24 made of polycrystalline silicon was formed in the device region surrounded by the field oxide film 22 via gate oxidation vA23 (
FIG. 1(a) (Illustrated). Next, ions of, for example, WFs'' are implanted into the gate electrode 24 and the source/drain region formation area of the element region under conditions of an acceleration voltage of 240 KeV and a dose of ff11 x 10''cm4, and tungsten (W) I
I25 was formed (as shown in FIG. 1(b)). Here, the acceleration voltage is set so that the peak of the tungsten concentration after ion implantation is at a position deeper than the interface between the gate oxide 122 and the substrate 21, assuming that the thickness of the gate oxide 123 is, for example, 200 mm. did. Furthermore, ions of arsenic, for example, are implanted into the element region to form N+ type source/drain regions 26.
27 (as shown in FIG. 1(C)).
次に、４００〜６００℃で３０分間、熱処理を行って前
記ＷＩ！２５をシリサイド化し、ソース・ドレイン領域
２６．２７の表面にシリサイド層２５ａを形成するとと
もにゲート電極２４の表面にシリサイド層２５ｂを形成
した。この際、タングステンは熱処理を行っても５ｉ０
２と反応しないため、フィールド酸化１２２の表面はシ
リサイド化されず、素子間の絶縁性は良好に保たれる。Next, heat treatment was performed at 400 to 600°C for 30 minutes to obtain the WI! 25 was silicided, and a silicide layer 25a was formed on the surface of the source/drain regions 26 and 27, and a silicide layer 25b was formed on the surface of the gate electrode 24. At this time, even if tungsten is heat treated, 5i0
Since the field oxide 122 does not react with 2, the surface of the field oxide 122 is not silicided, and good insulation between elements is maintained.
つづいて、シリサイド化されないＷｉ２５を除去した後
、全面に層間絶縁膜２８を形成した。次いで、前記シリ
サイド層２５ａ、２５ｂ上の層間絶縁膜２８を選択的に
除去し、コンタクトホール２９を形成した。更に、これ
らコンタクトホール２９に取出し配線３０を形成し、Ｍ
Ｏ８型トランジスタを製造した（第１図（ｄ）図示）。Subsequently, after removing the unsilicided Wi 25, an interlayer insulating film 28 was formed on the entire surface. Next, the interlayer insulating film 28 on the silicide layers 25a and 25b was selectively removed to form a contact hole 29. Furthermore, lead wiring 30 is formed in these contact holes 29, and M
An O8 type transistor was manufactured (as shown in FIG. 1(d)).
上記実施例１によれば、ゲート電極２４を形成後、従来
のようにゲート電極の側壁にスペーサーを設けず、ソー
ス・ドレイン領Ｆｊ１．２６．２７を形成すべき素子領
域に予めＷ Ｆ ｓ＋をイオン注入してＷ層２５を形成
した後、素子領域にソース・トレイン領域２６．２７を
形成し、更にシリサイド化を行うため、ソース・ドレイ
ンｆｊｕ＋ｉｌ！２６．２７表面の全てにタングステン
１１２５ａが形成される。According to the first embodiment, after forming the gate electrode 24, W F s+ is preliminarily applied to the element region where the source/drain region Fj1, 26, 27 is to be formed, without providing a spacer on the side wall of the gate electrode as in the conventional case. After forming the W layer 25 by ion implantation, source/train regions 26 and 27 are formed in the element region, and silicide is further performed to form the source/drain fju+il! Tungsten 1125a is formed on all 26.27 surfaces.
従って、ソース・ドレイン領域２６．２７を低抵抗化し
てトレイン電流を増大できる。Therefore, the resistance of the source/drain regions 26 and 27 can be reduced to increase the train current.
また、タングステンは熱処理を行ってもＳ ｉ ０２と
反応しないため、フィールド酸化膜２２の表面はシリサ
イド化されず、素子間の絶縁性を良好に保つことができ
る。Furthermore, since tungsten does not react with SiO2 even after heat treatment, the surface of the field oxide film 22 is not silicided, and good insulation between elements can be maintained.
なお、上記実施例１でＷ Ｆ ｓ＋を１Ｘ１０１８ＣＩ
”以上の高いドーズ量でイオン注入すると、素子間の絶
縁性低下が懸念される場合がある。こうした場合は、Ｗ
Ｆ ｓ＋のイオン注入後、ＮＨ４Ｆ水溶液によりフィ
ールド酸化１１！２２の表面を例えば５００人エツチン
グすることにより、素子間の絶縁性を向上することがで
きる。 ′また、ＷＦｓ ”のドーズ量を変えるこ
とにより、ゲート電極２４の仕事関数を４．９〜４．５
ｅＶの範囲で制御することが可能となる。In addition, in the above Example 1, W F s+ was 1X1018CI
If ion implantation is performed at a dose higher than 20%, there may be a concern that the insulation between elements will deteriorate.
After the Fs+ ion implantation, the surfaces of the field oxides 11 and 22 are etched, for example, by 500 degrees using an NH4F aqueous solution, thereby improving the insulation between the elements. 'Also, by changing the dose of WFs'', the work function of the gate electrode 24 can be adjusted from 4.9 to 4.5.
It becomes possible to control within the eV range.
実施例２
まず、実施例１と同様、Ｐ型のシリコン基板２１の表面
にフィールド酸化１！１２２を形成した後、素子領域上
にゲート酸化ＩＩＩ ２３を介してゲート電極２４を形
成した。つづいて、ソース・ドレイン領域２６．２７を
形成後、ゲート電極２４をマスクとして前記ゲート酸化
膜２４を選択的にエツチングした。次いで、酸化を行な
った。その結果、ソース・ドレイン領１４２６．２７の
表面には１００〜２００人の薄い酸化膜３１ａが形成さ
れ、ゲート電極２４の周囲には約５００人の厚い酸化膜
３１ｂが形成された（第２図（ａ）図示）。更に、前記
酸化膜３１ａ、３１ｂの上方から前記ソース・ドレイン
領域２６．２７及びゲート電極２４にＷ Ｆ ６＋を実
流例１と同じ加速電圧、ドース量でイオン注入した。し
かる後、熱処理を施してソース・ドレイン領域２６．２
７表面にシリサイド１１２５ａをゲート電極２４表面に
シリサイド層２５ｂを形成した。Example 2 First, as in Example 1, field oxide 1!122 was formed on the surface of a P-type silicon substrate 21, and then a gate electrode 24 was formed on the element region via gate oxide III 23. Subsequently, after forming source/drain regions 26 and 27, the gate oxide film 24 was selectively etched using the gate electrode 24 as a mask. Next, oxidation was performed. As a result, a thin oxide film 31a of 100 to 200 layers was formed on the surface of the source/drain region 1426.27, and a thick oxide film 31b of about 500 layers was formed around the gate electrode 24 (see FIG. (a) As shown). Furthermore, W F 6+ was ion-implanted into the source/drain regions 26 and 27 and the gate electrode 24 from above the oxide films 31a and 31b at the same acceleration voltage and dose as in Actual Flow Example 1. After that, heat treatment is performed to form the source/drain region 26.2.
A silicide layer 1125a was formed on the surface of the gate electrode 24, and a silicide layer 25b was formed on the surface of the gate electrode 24.
以下、実施例１と同様、層間絶ＩＨＩＪｉ！２８を形成
後、コンタクトホール２９及び取出し配＄１３０を形成
してＭＯ８型トランジスタを製造した（第２図（ｂ）図
示）。Hereinafter, as in Example 1, the interlayer separation IHIJi! After forming 28, a contact hole 29 and an extraction wiring 130 were formed to manufacture an MO8 type transistor (as shown in FIG. 2(b)).
実施例２によれば、実施例１と同様、ソース・ドレイン
領域２６．２７を低抵抗化してドレインｌｔｌを増大で
きるとともに、素子間の絶縁性を向上できる。また、第
２図（ａ）に示す如くゲート電極２４が酸化膜３１によ
り被覆されていても、Ｗ Ｆ ｓ＋のイオン注入、熱処
理によりシリサイド化ができる。According to the second embodiment, as in the first embodiment, the resistance of the source/drain regions 26 and 27 can be lowered to increase the drain ltl, and the insulation between elements can be improved. Further, even if the gate electrode 24 is covered with the oxide film 31 as shown in FIG. 2(a), it can be turned into silicide by ion implantation of W F s+ and heat treatment.
実施例３
まず、Ｐ型のシリコン基板２１の表面にフィールド酸化
膜２２を形成した後、このフィールド酸化Ｉｌｌ ２２
で囲まれた素子領域にゲート酸化膜２３を介してゲート
Ｔ１極２４を形成した。つづいて、酸化を行ってソース
・ドレイン領域成形予定部に薄い酸化膜３１ａを、ゲー
ト電極２４の周囲に厚い酸化膜３１ｂを形成した（第３
図（ａ）図示）。次いで、前記素子ｌ？Ｒ域及びその周
辺を除くフィールド酸化膜２２上にレジスト膜４１を形
成した。更に、このレジスト膜４１をマスクとして前記
素子領域及びフィールド酸化！！２２上にＷＦｓ＋を実
施例１と同条件でイオン注入し、Ｗ層４２を形成した（
第３図（ｂ）図示）。更に、前記レジストＩｆ！１４１
をそのままマスクとしてＳｉ＋を素子領域及びフィール
ド酸化１２２上にイオン注入した（第３図（ｂ）図示）
。この３ ｉ ４″のイオン注入は、レジスト１！４１
で覆われていないフィールド酸化１１２２の表面をシリ
サイド化するためである。Example 3 First, a field oxide film 22 is formed on the surface of a P-type silicon substrate 21, and then this field oxide film 22 is
A gate T1 pole 24 was formed in the device region surrounded by a gate oxide film 23. Subsequently, oxidation was performed to form a thin oxide film 31a in the portion where the source/drain region is to be formed, and a thick oxide film 31b around the gate electrode 24 (third
Figure (a) shown). Next, the element l? A resist film 41 was formed on the field oxide film 22 except for the R region and its surroundings. Furthermore, using this resist film 41 as a mask, the element region and the field are oxidized! ! WFs+ was ion-implanted onto 22 under the same conditions as in Example 1 to form a W layer 42 (
(Illustrated in FIG. 3(b)). Furthermore, the resist If! 141
Si+ was ion-implanted into the element region and field oxide 122 using the mask as it was (as shown in FIG. 3(b)).
. This 3 i 4″ ion implantation is done with resist 1!41
This is to silicide the surface of the field oxide 1122 that is not covered with.
次に、前記レジスト膜４１を剥離したく第３図（Ｃ）図
示）。つづいて、前記ゲート電極２４をマスクとして前
記素子領域にｎ型不純物を導入した後、熱処理を行った
。その結果、素子領域にＮ１型のソース・ドレイン領域
２６．２７が形成されるとともに、ソース・ドレイン領
域２６゜２７の夫々の表面からフィールド酸化表面に延
出するシリサイド層４２ａ、４２ａが形成され、かつゲ
ート電極２４の表面にシリサイド１１４２ｂが形成され
た。以下、常法により、層間絶縁！２８を形成後、コン
タクトホール２９及び取出し配線３０を成形してＭＯ８
型トランジスタを！！造した（第３図（ｄ）図示）。Next, the resist film 41 is removed (as shown in FIG. 3C). Subsequently, after introducing an n-type impurity into the element region using the gate electrode 24 as a mask, heat treatment was performed. As a result, N1 type source/drain regions 26 and 27 are formed in the element region, and silicide layers 42a and 42a extending from the respective surfaces of the source and drain regions 26 and 27 to the field oxidation surface are formed. In addition, silicide 1142b was formed on the surface of the gate electrode 24. The following is interlayer insulation using the usual method! After forming MO8, contact holes 29 and lead-out wiring 30 are formed.
type transistor! ! (as shown in Figure 3(d)).
実施例３によれば、実施例１と同様、ソース・ドレイン
領域２６．２７を低抵抗化してドレイン電流を増大でき
る。また、上記実施例２ではレジスタｌ！４１をマスク
として素子領域の周辺のフィールド酸化Ｍ２２の表面に
もＷＦｓ ”をイオン注入した後、同レジスト膜４１を
再度そのまま用いてＳｉ“をイオン注入する。その結果
、シリサイド化する際、素子領域の周辺のフィールド酸
化膜２２の表面にもソース・ドレイン領域２６．２７に
夫々電気的に接続するシリサイド層４２８゜４２ａが形
成される。従って、ソース・ドレイン領域２６．２７に
対するコンタクトホール２９゜２つをフィールド酸化Ｈ
＊２２の表面のシリサイド層４２ａ、４２ａ上に形成で
き、素子の高集積化が可能である。更に、上記と同様な
理由よりソース・ドレイン領域２６．２７と基板２１と
の接合面積が低下し、接合各組が減少する。従って、素
子の高速化が可能となる。According to the third embodiment, as in the first embodiment, the resistance of the source/drain regions 26 and 27 can be reduced to increase the drain current. Furthermore, in the second embodiment, the register l! Using 41 as a mask, WFs'' is also implanted into the surface of the field oxide M22 around the element region, and then Si'' is ion-implanted using the same resist film 41 as it is again. As a result, during siliciding, silicide layers 428.42a are also formed on the surface of the field oxide film 22 around the element region, electrically connected to the source and drain regions 26 and 27, respectively. Therefore, two contact holes 29° for the source/drain regions 26 and 27 are formed by field oxidation H.
It can be formed on the silicide layers 42a, 42a on the surface of *22, and high integration of the device is possible. Furthermore, for the same reason as mentioned above, the bonding area between the source/drain regions 26, 27 and the substrate 21 is reduced, and the number of bonding pairs is reduced. Therefore, it is possible to increase the speed of the element.
なお、上記実施例ではＷ Ｆ ｓ＋をイオン注入した場
合について述べたが、これに限らない。例えばＷゝ＋
Ｍ Ｏ” 、あるいはこれらの化合物イオン等でもよい
。In addition, although the case where ion implantation of W F s+ was described in the above-mentioned example, it is not limited to this. For example, W+
M O'' or these compound ions may be used.
又、実施例ではＮＭＯ８を例にとり述べたが本発明はこ
れに限定するものではない。Furthermore, although NMO8 has been described as an example in the embodiment, the present invention is not limited thereto.
［発明の効果コ
以上詳述した如く本発明によれば、従来と比ベソース・
ドレイン領域を低抵抗化し、もってドレイン１！流を増
大できる半導体装置の製造方法を提供できる。[Effects of the Invention] As detailed above, according to the present invention, the source
By lowering the resistance of the drain region, it becomes a drain of 1! A method for manufacturing a semiconductor device that can increase the flow rate can be provided.
第１図（ａ）〜ｌ）は本発明の実施例１に係るＭＯ３型
トランジスタの製造方法を工程順に示す断面図、第２図
（ａ）、（ｂ）は本発明の実施例２に係るＭＯ８型トラ
ンジスタの製造方法を工程順に示す断面図、第３図（ａ
）〜（ｄ）は本発明の実施例３に係るＭＯ８型トランジ
スタの製造方法を工程順に示す断面図、第４図（ａ）〜
ｌ）は従来のＭＯ８型トランジスタの製造方法を工程順
に示す断面図、第５図（ａ＞ （ｂ）は従来の他のＭ
Ｏ８型トランジスタの製造方法を工程順に示す断面図で
ある。
２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・ゲート酸化膜、２４・・・ゲート電
極、２５．４２−・・タングステンＩｉ （Ｗ）り、２
５ａ。
２５ｂ、４２ａ、４２ｂ・・・シリサイド層、２６−・
・Ｎ＋型のソース領域、２７・・・Ｎ＋型のドレイン領
域、２８・・・層間絶縁膜、２９・・・コンタクトホー
ル、３０・・・取出し配線、３１８．３１ｂ・・・酸化
膜、４１・・・レジスト。
出願人代理人 弁理士 鈴江武彦
第１ 図
一ノ −
ノＶ −ユ
一−へ −
へFIGS. 1(a) to 1) are cross-sectional views showing the manufacturing method of an MO3 type transistor according to the first embodiment of the present invention in the order of steps, and FIGS. 2(a) and (b) are according to the second embodiment of the present invention. FIG. 3 (a
) to (d) are cross-sectional views showing the manufacturing method of an MO8 type transistor according to Example 3 of the present invention in the order of steps, and FIGS.
l) is a cross-sectional view showing the conventional method of manufacturing an MO8 type transistor in order of process, and Figure 5 (a> (b) is a cross-sectional view showing the manufacturing method of a conventional
FIG. 3 is a cross-sectional view showing a method for manufacturing an O8 type transistor in order of steps. 21...P-type silicon substrate, 22...Field oxide film, 23...Gate oxide film, 24...Gate electrode, 25.42-...Tungsten Ii (W), 2
5a. 25b, 42a, 42b...silicide layer, 26-...
- N+ type source region, 27... N+ type drain region, 28... interlayer insulating film, 29... contact hole, 30... extraction wiring, 318.31b... oxide film, 41. ...Resist. Applicant's agent Patent attorney Takehiko Suzue No. 1 Figure 1-
No V - Yuichi - to - to
Claims (2)
と、この素子分離領域で囲まれた前記基板の素子領域に
ゲート酸化膜を介してゲート電極を形成する工程と、前
記素子領域又はその近傍を含む素子領域に高融点金属又
はその化合物をイオン注入する工程と、前記素子領域に
ソース・ドレイン領域形成用の第２導電型の不純物を導
入する工程と、熱処理を施して前記高融点金属又はその
化合物をイオン注入した領域をシリサイド化する工程と
を具備することを特徴とする半導体装置の製造方法。(1) A step of forming an element isolation region on the surface of a semiconductor substrate, a step of forming a gate electrode via a gate oxide film in an element region of the substrate surrounded by the element isolation region, and a step of forming a gate electrode on the element region or A step of ion-implanting a high melting point metal or its compound into the device region including the vicinity, a step of introducing a second conductivity type impurity for forming a source/drain region into the device region, and a step of performing heat treatment to remove the high melting point metal. or a step of siliciding a region into which a compound thereof has been ion-implanted.
その化合物をイオン注入する前に、酸化工程を行うこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。（３）前記高融点金属又はその化合物のイオ
ン注入の前又は後に、Ｓｉ＾＋を素子領域近傍の素子分
離領域にイオン注入することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein an oxidation step is performed after forming the gate oxide film and before ion-implanting a high-melting point metal or its compound. (3) The semiconductor device according to claim 1, characterized in that Si^+ is ion-implanted into the element isolation region near the element region before or after the ion implantation of the high-melting point metal or its compound. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065917A JPH0666331B2 (en) | 1986-03-26 | 1986-03-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP61065917A JPH0666331B2 (en) | 1986-03-26 | 1986-03-26 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224078A true JPS62224078A (en) | 1987-10-02 |
| JPH0666331B2 JPH0666331B2 (en) | 1994-08-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065917A Expired - Fee Related JPH0666331B2 (en) | 1986-03-26 | 1986-03-26 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0666331B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298768A (en) * | 1988-05-27 | 1989-12-01 | Sony Corp | Manufacture of mis transistor |
| KR100358566B1 (en) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | Method for manufacturing mos field effect transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60175456A (en) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS61265868A (en) * | 1985-05-21 | 1986-11-25 | Hitachi Ltd | Manufacture of semiconductor device |
-
1986
- 1986-03-26 JP JP61065917A patent/JPH0666331B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100358566B1 (en) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | Method for manufacturing mos field effect transistor |
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| Publication number | Publication date |
|---|---|
| JPH0666331B2 (en) | 1994-08-24 |
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