JPS62221743A - Diagnosis controller - Google Patents

Abstract

PURPOSE:To point out a maintenance exchange unit having a trouble by checking the data delivered from a scan path in the shift direction to obtain the position of the bit whose polarity is inverted for the first time. CONSTITUTION:The scan data obtained by shifting the scan unit and stored in a buffer register 3 usually contains '1' and '0' as long as all maintenance exchange units are normal. However '1' or '0' is continuous in the scan data set at the shift-in side centering on the trouble area in case one of those exchange units has a trouble. Here a check means consisting of an arithmetic circuit 4 and a control circuit 7 checks data in the direction between the last shift-out bit and the first shift-out bit to detect the position of the bit where the polarity is inverted for the first time. Then the deciding means of the circuit 7 decides the maintenance exchange unit stored in a flip-flop shown by the position of said inverted bit based on the number of flip-flops of the maintenance exchange units stored in a storage means 8.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置の診断に使用されるスキャン
バス自体の診断を行なう診断制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a diagnostic control device that diagnoses a scan canvas itself used for diagnosing a data processing device.

〔従来の技術〕[Conventional technology]

近年のデータ処理装置に於いてはパンケージ技術の高集
積化が進み、パンケージ内部の状態を外部から知ること
が困難になってきた。このことは、通常の動作に於いて
は支障をきたさないが、障害発生時の不良原因および不
良箇所の解析を著しく困難にしていた。この不具合を解
決する為に、被診断装置内のフリップフロップに対して
本来の機能以外に診断用のシフトパス（スキャンバスと
呼ばれる）を設け、パッケージ内のフリップフロップの
データを直列的に外部へ取出すスキャンバス方式が開発
され実用化されている。このスキャンバス方式により装
置の診断は著しく容易になったが、その反面、スキャン
バス自体が診断のハードコアになってしまった。In recent years, in data processing devices, the integration of pan cage technology has progressed, and it has become difficult to know the internal state of the pan cage from the outside. Although this does not pose a problem during normal operation, it makes it extremely difficult to analyze the cause and location of a failure when a failure occurs. In order to solve this problem, in addition to the original function of the flip-flops in the device to be diagnosed, a shift path (called a scan pass) for diagnosis is provided, and the data of the flip-flops in the package is serially taken out to the outside. The scanvase method has been developed and put into practical use. This scanvase method has made device diagnosis much easier, but on the other hand, the scanvase itself has become the hardcore diagnostic tool.

一般にスキャンバス自体の故障時の特徴として、固定故
障を通過後のシフトデータが、故障レベルに変化するこ
と、即ちスキャン出力されたデータは故障したビット位
置からオール“′０”またはオール“１”が連続してし
まうことが知られている。Generally, when the scan canvas itself fails, the shift data after passing through a fixed fault changes to the fault level, that is, the scan output data becomes all "0's" or all "1s" from the faulty bit position. It is known that the following events occur continuously.

第８図は、１０個のフリップフロップから構成されるス
キャンバスがあり、その右端から５番目のフリップフロ
ップに“０”レベルの固定故障があるときの初期状態（
同図（ａ））と、１ビツトスキヤン後の状態（同図（ｂ
））と、１０ビツトスキヤン後の状態（同図（Ｃ））と
を示したもので、同図（Ｃ）の右側に示すようにスキャ
ン出力されたデータは故障したビット位置からオール“
０”が連続する。Figure 8 shows the initial state (
(a) in the same figure and the state after one bit scan ((b) in the same figure)
)) and the state after 10-bit scanning ((C) in the same figure). As shown on the right side of the same figure (C), the data scanned and output is all "" from the failed bit position.
0" are consecutive.

そこで、以上のような特徴を利用し、スキャン動作時に
“０１”或いは“１０”というデータをスキャン入力デ
ータとして与え、これがスキャンバスを通過することに
よっでオール“０″またはオール“１”に変化すること
を検出して故障有と判定する方式があった。Therefore, by utilizing the above characteristics, data such as "01" or "10" is given as scan input data during the scan operation, and by passing through the scan canvas, it becomes all "0" or all "1". There was a method that detected a change and determined that there was a failure.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述したような従来の方式によれば、スキャン単位（例
えばパッケージ）の故障を検出することが可能となる。According to the conventional method as described above, it is possible to detect failures in units of scans (for example, packages).

しかしながら、１スキャン単位が複数の保守交換単位か
ら構成されている場合には、スキャン単位レベルの故障
検出は可能であっても、故障した保守交換単位を指摘す
ることはできないという欠点があった。However, when one scan unit is composed of a plurality of maintenance/replacement units, there is a drawback that even if failure detection at the scan unit level is possible, it is not possible to point out the failed maintenance/replacement unit.

本発明はこのような従来の欠点を解決したもので、その
目的は、１スキャン単位が複数の保守交換単位で構成さ
れている場合に、故障した保守交換単位を指摘すること
ができる診断制御装置を提供することにある。The present invention solves such conventional drawbacks, and its purpose is to provide a diagnostic control device that can point out a failed maintenance replacement unit when one scan unit is composed of a plurality of maintenance replacement units. Our goal is to provide the following.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明の診断制御装置は、上記目的を達成するために、
スキャンバスを構成するフリップフロップを内蔵する複
数の保守交換単位を直列に接続して構成されたスキャン
単位と、 該スキャン単位上のデータをシフトさせるインタフェー
ス部と、 前記スキャン単位上に配列された前記保守交換単位に内
蔵されるフリップフロップの個数を記憶する記ｔａ手段
と、 前記インタフェース部からのシフト出力を保持するバッ
ファレジスタと、 該バッファレジスタから出力されたデータを受け、最後
にシフトアウトされたビットから最初にシフトアウトさ
れたビットの方向にデータを検査し、極性が初めて反転
したビットを検出して該反転ピッｌ−の位置を出力する
検査手段と、前記記憶手段に記憶されたフリップフロッ
プの個数と前記検査手段から出力された反転ビット位置
とに基づき、該反転ビット位置の示すフリップフロップ
を内蔵する保守交換単位を判定する判定手段とを有する
。In order to achieve the above object, the diagnostic control device of the present invention has the following features:
a scan unit configured by connecting in series a plurality of maintenance/replacement units each having a built-in flip-flop constituting a scan canvas; an interface section for shifting data on the scan unit; and an interface unit configured to shift data on the scan unit; a recording means for storing the number of flip-flops built into the maintenance/replacement unit; a buffer register for holding the shift output from the interface unit; inspection means for inspecting data in the direction of the first bit shifted out from the bit, detecting a bit whose polarity is reversed for the first time, and outputting the position of the inverted bit; and a flip-flop stored in the storage means. and determining means for determining a maintenance/replacement unit containing a flip-flop indicated by the inverted bit position, based on the number of flip-flops and the inverted bit position outputted from the inspection means.

〔作用〕[Effect]

スキャン単位をシフトさせて得られたバッファレジスタ
内のスキャンデータは、全ての保守交換単位が正常であ
れば、通常“′１″、″０″が混在したものとなるが、
何れかの保守交換単位内に故障があると、その故障箇所
よりシフトイン側のスキャンデータは“１”或いは“０
”が連続したものとなる。そこで、検査手段は、最後に
シフトアウトされたビットから最初にシフトアウトされ
たビットの方向にデータを検査し、極性が初めて反転し
たビットの位置を検出し、判定手段は、その反転ビット
位置の示すフリップフロップを内蔵する保守交換単位を
記憶手段に記憶された保守交換単位のフリップフロップ
の個数に基づいて判定する。この判定された保守交換ｉ
ｊｉ位が被疑故障保守交換単位となる。The scan data in the buffer register obtained by shifting the scan units will normally contain a mixture of "'1" and "0" if all maintenance/replacement units are normal.
If there is a failure in any maintenance/replacement unit, the scan data on the shift-in side from the failure location will be “1” or “0”.
” are continuous. Therefore, the inspection means inspects the data in the direction from the last bit shifted out to the first shifted out bit, detects the position of the bit whose polarity is reversed for the first time, and makes a judgment. The means determines the maintenance/replacement unit containing the flip-flop indicated by the inverted bit position based on the number of flip-flops in the maintenance/replacement unit stored in the storage means.
The number ji is the suspected failure maintenance/replacement unit.

〔実施例〕〔Example〕

次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

同図において、被診断部であるスキャンバス群１は複数
のスキャンバスから構成され、各スキャンバスは複数の
保守交換単位（Ｆｉｅｌｄ　ＲｅｐｌａｃｅｍｅｎｔＵ
ｎｉｔ；以下ＦＲＵと称す）から構成されている。In the figure, a scan canvas group 1, which is a part to be diagnosed, is composed of a plurality of scan canvases, and each scan canvas is composed of a plurality of maintenance replacement units (Field Replacement Units).
(hereinafter referred to as FRU).

このような例としては、カード（Ｃａｒｄ　）上のソケ
ットに実装されたマルチチップキャリアなどが挙げられ
る。また、インタフェース回路２は、制御回路７から送
られるスキャンバス識別符号ＰＫＡによって指定された
一つのスキャンバスを選択してシフト動作を実行する。An example of this is a multi-chip carrier mounted in a socket on a card. Further, the interface circuit 2 selects one scan canvas designated by the scan canvas identification code PKA sent from the control circuit 7 and executes a shift operation.

このスキャンバスからのシフト出力データは、インタフ
ェース回路２を介してバッファレジスタ３へ転送される
。The shift output data from this scan canvas is transferred to the buffer register 3 via the interface circuit 2.

バッファレジスタ３は、制御回路７によって制御され、
スキャンバスからの出力データに同期してシフトするこ
とによって、このデータを受信する。一方、バッファレ
ジスタ３がらシフトアウトされたデータは、インタフェ
ース回路２を介してスキャンバスの入力として供給され
る。また、バッファレジスタ３を構成する各ビットの出
力は演算回路４に接続されている。The buffer register 3 is controlled by a control circuit 7,
This data is received by shifting synchronously with the output data from the scan canvas. On the other hand, the data shifted out from the buffer register 3 is supplied via the interface circuit 2 as an input to the scan canvas. Further, the output of each bit constituting the buffer register 3 is connected to an arithmetic circuit 4.

制御回路７から送られたスキャンバス識別符号ＰＫ＾は
作業メモリ８にも供給されており、同メモリ８の読出用
アドレスとして使用される。作業メモリ８から読出され
た出力は演算回路４へ送られる。作業メモリ８とバッフ
ァレジスタ３から送られたデータは、演算回路４にて制
御回路７に従い、シフト、論理演算などを施される。そ
して、演算動作の結果得られる判定結果の一部は制御回
路７に送られる。以」二、第１図について説明したが、
同図に於いては、制御信号の接続は省略されている。The scan canvas identification code PK^ sent from the control circuit 7 is also supplied to the working memory 8, and is used as a read address for the memory 8. The output read from the working memory 8 is sent to the arithmetic circuit 4. The data sent from the working memory 8 and the buffer register 3 are subjected to shifting, logical operations, etc. in the arithmetic circuit 4 according to the control circuit 7. A part of the determination result obtained as a result of the arithmetic operation is sent to the control circuit 7. I have explained Figure 1 below.
In the figure, connections for control signals are omitted.

第２図はスキャンバス群１．インタフェース回路２およ
びバッファレジスタ３とその間の接続関係とをより詳細
に示している。同図に示すように、スキャンバス群１は
複数のスキャンバス１１．１２゜１３で構成されている
。各スキャンバスはフリップフロップ（ＦＦ）数とＦ　
ＲＬＪ数を除いて同様に構成されているので、ここでは
一つのスキャンバス１１を例として説明する。Figure 2 shows scanvase group 1. The interface circuit 2, buffer register 3, and the connections therebetween are shown in more detail. As shown in the figure, the scan canvas group 1 is composed of a plurality of scan canvases 11.12.degree. 13. Each scan canvas has the number of flip-flops (FF) and F
Since they have the same configuration except for the number of RLJs, one scan canvas 11 will be explained here as an example.

スキャンバス１１は複数のＦＲＵｆ　１〜ｆ３（ｆｊは
ｊ番目のＦＲＵを示す）から構成されており、各々のＦ
ＲＵｆｌ〜ｆ３は複数のフリップフロップを内蔵してい
る。これらのフリップフロップの代表としてフリップフ
ロップ１４の機能を説明する。The scan canvas 11 is composed of a plurality of FRUs f1 to f3 (fj indicates the j-th FRU), and each FRU
RUfl to f3 incorporate a plurality of flip-flops. The function of the flip-flop 14 will be explained as a representative of these flip-flops.

フリップフロップ１４に於いて、リセット端子ｄに有効
信号が加えられると、リセット入力端子ａに与えられた
初期設定信号線１４ａの信号レベルがフリップフロップ
にセットされる。また、シフトモード端子ｅに有効信号
が加えられると、シフト入力端子すに与えられた信号レ
ベルがフリップフロップにセットされる。更に、シフト
モード信号とりセント信号が無効な場合は、入力端子Ｃ
のデータをフリップフロップにセットでき、フリップフ
ロップの保持する値は出力端子ｆから出力される。When a valid signal is applied to the reset terminal d of the flip-flop 14, the signal level of the initial setting signal line 14a applied to the reset input terminal a is set in the flip-flop. Furthermore, when a valid signal is applied to the shift mode terminal e, the signal level applied to the shift input terminal e is set to the flip-flop. Furthermore, if the shift mode signal or cent signal is invalid, the input terminal C
data can be set in the flip-flop, and the value held by the flip-flop is output from the output terminal f.

なお、フリップフロップ１４の初期設定信号線１４ａは
第２図では０″に接続されており、リセット端子が有効
ムこなるとこのフリップフロップ１４には“０”が初期
設定される。同様に他のフリップフロップにも初期設定
信号線により“０”あるいは“１”がリセット時に初期
設定されるように構成されているが、この場合、“０”
レベル固定故障および“１°゛レベル固定故障の双方を
検出し得るようにする為、６　ＦＲＵ内には０”が初期
設定されるフリソブフＩＪツブと′１″゛が初期設定さ
れるフリップフロップとが共に少なくとも１個含まれる
ようにすることが望ましい。Note that the initial setting signal line 14a of the flip-flop 14 is connected to 0'' in FIG. 2, and when the reset terminal becomes valid, this flip-flop 14 is initially set to 0. The flip-flop is also configured to be initialized to “0” or “1” at reset by the initial setting signal line, but in this case, “0”
In order to be able to detect both level-fixed faults and "1°" level-fixed faults, 6 FRUs include a Frisobfu IJ knob that is initially set to 0 and a flip-flop that is initially set to '1'. It is desirable that at least one of them be included.

インタフェース回路２は、ハ゛ソファゲート２１゜２４
、　テ、：７−ダ２２．ＡＮＤ−ＯＲゲート２３を有し
、バッファゲート２１にて制御回路７がら送られるリセ
ット（ｔ　号をバッファして各スキャンバス１１〜１３
へ分配する。デコーダ２２は、制御回路７がらの信号が
有効を示す場合に、スキャンバス識別符号ＰＫＡをデコ
ードし、スキャンバス１１〜１３に排他的にシフトモー
ド信号ＳＭを出力する。ＡＮＤ−ＯＲゲート２３は、シ
フトモード信号ＳＭ４こより指示された一つのスキャン
バスの出力ｓｏを選択してバッファレジスタ３へ出力す
る。また、ハソファゲ−１−２４はバッファレジスタ３
からシフトバス３ａを介して出力されたシフト出力を各
スキャンバス１１〜１３のスキャン入力端子Ｓｌへ分配
している。バッファレジスタ３は、スキャンバス１１〜
１３と同期したシフト機能の他に、最ｌｊ″端の２ピノ
１−に相異なる論理値例えば“′０１”という特定デー
タパターンをセ・７１・する機能を有している。また、
バッファレジスタ３の各ビットは、シフトパス３ａとは
別のデータバス３ｂにより演算回路４へ転送される。The interface circuit 2 is a high sofa gate 21°24
, te, :7-da22. It has an AND-OR gate 23, and a buffer gate 21 buffers the reset (t) sent from the control circuit 7 to each scan canvas 11 to 13.
distribute to. When the signal from the control circuit 7 indicates validity, the decoder 22 decodes the scan canvas identification code PKA and outputs a shift mode signal SM exclusively to the scan canvases 11 to 13. The AND-OR gate 23 selects the output so of one scan canvas designated by the shift mode signal SM4 and outputs it to the buffer register 3. In addition, the Haso game-1-24 has a buffer register 3.
The shift output outputted from the scan bus 3a via the shift bus 3a is distributed to the scan input terminals Sl of the scan canvases 11 to 13. The buffer register 3 is the scan canvas 11~
In addition to the shift function synchronized with 13, it also has a function to set a specific data pattern such as a different logic value, eg, "'01", to the two pins 1- at the extreme lj'' end.
Each bit of the buffer register 3 is transferred to the arithmetic circuit 4 via a data bus 3b separate from the shift path 3a.

第３図は作業メモリ８のメモリマツプ例を示している。FIG. 3 shows an example of a memory map of the working memory 8.

同図に於いて、スキャン識別符号ＰＫＡで与えられる各
アドレス０〜ａに対応するロケーションには、スキャン
識別符号ＰＫＡにより選択されるスキャンバス上のＦＲ
Ｕが内蔵するフリップフロップの個数ｆｘｙ（ＸはＰＫ
Ａの番号、ｙは各スキャンバス中のＦＲＵの番号）がス
キャンバス上の配置に対応して記憶されている。即ち第
３図は、たとえばアドレス０に対応するスキャンバスに
は３個のＦＲＵがあり、第１番目のＦＲＵにはｆ。。In the same figure, in the locations corresponding to each address 0 to a given by the scan identification code PKA, there is an FR on the scan canvas selected by the scan identification code PKA.
The number of flip-flops included in U is fxy (X is PK
The number of A and y is the number of FRU in each scan canvas) are stored corresponding to the arrangement on the scan canvas. That is, in FIG. 3, for example, there are three FRUs in the scan canvas corresponding to address 0, and the first FRU has f. .

個のフリップフロップが、第２番目のＦＲＵにはｒｏｔ
個のフリップフロップが、第３番目のＦＲＵにはｆ。２
個のフリップフロップが内蔵されていることを示してい
る。The second FRU has rot
The third FRU has f flip-flops. 2
This indicates that it has built-in flip-flops.

次に以上のように構成された本実施例の動作を説明する
。Next, the operation of this embodiment configured as above will be explained.

第４図は、ｎ個のフリップフロップから構成される成る
スキャンバス４０がリセットされ、またバッファレジス
タ：３の右端に“０１”がセットされた状態を示してい
る。上記スキャンバス４０でｎ＋２ビットのシフトを実
施すると、そのスキャンバス４０が正常な場合は第５図
に示すようにバッファレジスタ３の左端の２ビツトに“
０１”というパターンが存在することになる。第１図の
制御回路７はこの２ビットを検査し、“０１”という値
であれば、そのスキャンバス４０は正常であると判断し
てそのスキャンバス４０についての診断動作は終了する
。FIG. 4 shows a state in which the scan canvas 40 consisting of n flip-flops has been reset and "01" has been set at the right end of the buffer register 3. When the scan canvas 40 is shifted by n+2 bits, if the scan canvas 40 is normal, the leftmost 2 bits of the buffer register 3 are shifted as “
01" pattern exists. The control circuit 7 in FIG. 1 inspects these two bits, and if the value is "01", it determines that the scan canvas 40 is normal and disables the scan canvas. The diagnostic operation for 40 ends.

一方、第６図はスキャンバス４０の右端からｍビットの
位置で“０”固定故障が発生した場合のｎ＋２ビットの
シフト動作完了状態を示している。On the other hand, FIG. 6 shows a state in which the shift operation of n+2 bits is completed when a "0" fixed failure occurs at a position m bits from the right end of the scan canvas 40.

この時のバッファレジスタ３の左端２ビツトは、スキャ
ンバス４０内の゛０゛固定故障箇所を通過した為、“０
０”という値に変化している。制御回路７は、この０１
″から“００”へデータが変化したことを検出すると、
そのスキャンバスは異常と判定し、詳細な解析処理を行
なう。At this time, the leftmost 2 bits of the buffer register 3 are “0” because they have passed through the “0” fixed fault location in the scan canvas 40.
The value has changed to 0". The control circuit 7
When detecting that the data has changed from `` to 00'',
The scan canvas is determined to be abnormal and detailed analysis processing is performed.

先ず、制御回路７は、上記スキャン動作に使用したスキ
ャンバス識別符号ＰＫＡにより作業メモリ８の内容を読
出す。この読出された内容は、バッファレジスタ３から
データバス３ｂを介して送られるデータと共に演算回路
４に供給される。演算回路４は、制御回路７からの指示
により、バッファレジスタ３のシフトイン側から次式に
従ってデータを検査する。First, the control circuit 7 reads the contents of the working memory 8 using the scan canvas identification code PKA used in the scanning operation. This read content is supplied to the arithmetic circuit 4 together with the data sent from the buffer register 3 via the data bus 3b. Based on instructions from the control circuit 7, the arithmetic circuit 4 inspects data from the shift-in side of the buffer register 3 according to the following equation.

ｒ１＝ｂ工■ｂ、−１・・・＋１１ 但し、ｉ　＝０．１，２．・・・、ｎｕｎは整数そして
、ｆ８＝１となるビット位置ｉを求める。r1=b 工■b, -1...+11 However, i=0.1, 2. ..., nun is an integer, and find the bit position i where f8=1.

次に、制御回路７は、演算回路４に於いて、逼の値と作
業メモリ８から読出したフリップフロップの個数とから
次式に示す比較演算を実施させる。Next, the control circuit 7 causes the arithmetic circuit 4 to perform a comparison operation shown in the following equation from the value of 逼 and the number of flip-flops read from the working memory 8.

但し、ｋ　；　１，２，３．・・・ ｊ、ＰＫＡ上のＦＲＵの番号＝Ｌ２，３．・・・Ｎｈ；
ＦＲＵｆｋが保持するフリップフロップの個数で、Ｎ　
ｏ　＝０とする 上記比較結果は、演算回路４から制御回路７へ送られ、
制御回路７は上記（２）式を満足するときの識別符号ｊ
に対応する番号のＦＲＵｆｊを被疑ＦＲＵと判定する。However, k; 1, 2, 3. ...j, number of FRU on PKA=L2,3. ...Nh;
The number of flip-flops held by FRUfk, N
The above comparison result with o = 0 is sent from the arithmetic circuit 4 to the control circuit 7,
The control circuit 7 has an identification code j when satisfying the above formula (2).
The FRU fj with the number corresponding to is determined to be the suspect FRU.

簡単な例を挙げて上記被疑故障ＦＲＵの判定動作をより
具体的に説明すると、今、例えば第７図に示すようにバ
ッファレジスタ３に第１番目のＦＲＵｆｌのシフＩ・デ
ータとしてｏｏｏｏｏｏがセットされ、第２番目のＦ　
ＲＵ　ｆ　２のシフトデータとして００１０１０がセッ
トされ、第３番目のＦＲＵｆ３のシフトデータとして１
１００１がセットされ、第４番目のＦＲＵｆ４のシフト
データとして０１１００がセットされたとすると、判定
ビット位置を示すｉ値は１０となり、前記（２）式にお
いて、ｊ値が２のとき、はＮ。十Ｎｌ　　＋Ｎ２＝１２
となり、６≦１−２＝８〈１２となって前記（２）式が
満足される。従って、第２番目のＦＲＵｆ２が被疑Ｆ　
ＲＵと判定される。To explain the judgment operation of the suspected faulty FRU in more detail using a simple example, for example, as shown in FIG. 7, oooooo is set in the buffer register 3 as shift I data of the first FRU fl. , second F
001010 is set as the shift data of RU f2, and 1 is set as the shift data of the third FRU f3.
If 1001 is set and 01100 is set as the shift data of the fourth FRUf4, the i value indicating the determination bit position will be 10, and in the above equation (2), when the j value is 2, is N. 10Nl +N2=12
Therefore, 6≦1−2=8<12, and the above formula (2) is satisfied. Therefore, the second FRUf2 is
It is determined to be RU.

なお、上記実施例では、スキャンバスを構成するフリッ
プフロップに“０”或いは“１”を初期設定する手段を
設け、検査対象とするスキャン単位をリセットして、各
ＦＲＵに“０”、ｕｌ”が混在するビットパターンを格
納させたが、一般に電子回路の特性として電源投入直後
のフリッププロップの指示値は“０”と“１”が混在す
るものであるから、上記初期設定手段およびリセット動
作は必ずしも必要としない。また、制御回路７はハード
ウェアで構成しても良く、また一連の判定手続きをプロ
グラムで実現しても支障はない。In the above embodiment, a means for initializing "0" or "1" is provided in the flip-flops constituting the scan canvas, and by resetting the scan unit to be inspected, each FRU is set to "0" or "ul". Generally, as a characteristic of electronic circuits, the indicated value of a flip-flop immediately after power-on is a mixture of "0" and "1", so the above initial setting means and reset operation are It is not necessarily necessary. Furthermore, the control circuit 7 may be configured by hardware, and there is no problem even if the series of determination procedures is implemented by a program.

〔発明の効果〕〔Effect of the invention〕

以」二説明したように、本発明は、各ＦＲＵのフリップ
フロップに“１″、“０”が混在していても、スキャン
バス故障時にはスキャンデータにおりる故障箇所からシ
フトイン側のスキャンデータがオール“０”或いはオー
ル“１”になる点に着目し、スキャンバスから出力され
たデータをシフト方向に検査し、極性が初めて反転した
ビット位置を求め、このビット位置と記憶手段に記憶さ
れた各ＦＲＵのフリップフロップの個数とからその反転
ビット位置の示すフリップフロップを内蔵するＦＲＵを
判定し、これを被疑ＦＲＵとして指摘するものであり、
スキャンバスの故障をＦＲＵ単位で指摘することができ
るという効果がある。また、一般に電子回路の特性とし
て電源投入直後のフリップフロップの指示値は“０”と
“１”が混在するものであるから、検査開始時に各スキ
ャン単位のフリソプフ１１ツブに“１”、“０”を混在
させるような特別な操作を必ずしも必要としない利点も
ある。As explained above, the present invention allows the shift-in side scan data to be transferred from the fault location in the scan data at the time of a scan canvas failure, even if the flip-flops of each FRU contain a mixture of "1" and "0". Focusing on the point where the data is all "0" or all "1", the data output from the scan canvas is inspected in the shift direction, the bit position where the polarity is reversed for the first time is found, and this bit position and the data stored in the storage means are The FRU containing the flip-flop indicated by the inverted bit position is determined from the number of flip-flops in each FRU, and this is pointed out as the suspect FRU.
This has the effect of being able to point out failures in the scan canvas on an FRU basis. In addition, as a general characteristic of electronic circuits, the indicated values of flip-flops immediately after the power is turned on are a mixture of "0" and "1", so at the start of the test, "1" and "0" are displayed in the flip-flop 11 knob of each scan unit. There is also the advantage that special operations such as mixing ``are not necessarily required.''

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のブロック図、第２図はスキ
ャンバス群１．インクフェース回路２およびバッファレ
ジスタ３とその間の接続関係をより詳細に示す図、 第３図は作業メモリ８のメモリマツプ例を示す図、 第４図はｎ個のフリップフロップから成るスキャンバス
４０およびバッファレジスタ３に既定値を設定した状態
を示す図、 第５図はスキャンバス正常時におけるシフｌ−１＆のス
キャンバス４０およびバッファレジスタ３の内容例を示
す図、 第６図はスキャンバス異常時におけるシフト後のスキャ
ンバス４０およびバッファレジスタ３の内容例を示す図
、 第７図は本発明の詳細な説明図および、第８図はスキャ
ンバス方式の説明図である。 図において、■・・・スキャンバス群、２・・・インタ
フェース回路、３・・・バッファレジスタ、４・・・演
算回路、７・・・制御回路、８・・・作業メモリ、１１
〜１３゜４０・・・スキャンバス、１４・・・フリップ
フロップ、２１゜２４・・・バッファゲート、２２・・
・デコーダ、２３・・・ＡＮＤ−ＯＲゲート。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a scan canvas group 1. FIG. 3 is a diagram showing an example of a memory map of the working memory 8, and FIG. 4 is a diagram showing a scan canvas 40 consisting of n flip-flops and a buffer. Figure 5 shows an example of the contents of the scan canvas 40 and buffer register 3 of Schifl-1& when the scan canvas is normal. Figure 6 shows the contents of the scan canvas 40 and buffer register 3 when the scan canvas is abnormal. FIG. 7 is a detailed explanatory diagram of the present invention, and FIG. 8 is an explanatory diagram of the scan canvas method. In the figure, ■... scan canvas group, 2... interface circuit, 3... buffer register, 4... arithmetic circuit, 7... control circuit, 8... working memory, 11
~13°40...Scanvas, 14...Flip-flop, 21°24...Buffer gate, 22...
-Decoder, 23...AND-OR gate.

Claims (1)

【特許請求の範囲】 スキャンバスを構成するフリップフロップを内蔵する複
数の保守交換単位を直列に接続して構成されたスキャン
単位と、 該スキャン単位上のデータをシフトさせるインタフェー
ス部と、 前記スキャン単位上に配列された前記保守交換単位内の
スキャンバスを構成するフリップフロップの個数を記憶
する記憶手段と、 前記インタフェース部からのシフト出力を保持するバッ
ファレジスタと、 該バッファレジスタから出力されたデータを受け、最後
にシフトアウトされたビットから最初にシフトアウトさ
れたビットの方向にデータを検査し、極性が初めて反転
したビットを検出して該反転ビットの位置を出力する検
査手段と、 前記記憶手段に記憶されたフリップフロップの個数と前
記検査手段から出力された反転ビット位置とに基づき、
該反転ビット位置の示すフリップフロップを内蔵する保
守交換単位を判定する判定手段とを有する診断制御装置
。[Scope of Claims] A scan unit configured by connecting in series a plurality of maintenance/replacement units each having a built-in flip-flop constituting a scan canvas; an interface unit that shifts data on the scan unit; and the scan unit. storage means for storing the number of flip-flops constituting the scan canvas in the maintenance/replacement unit arranged above; a buffer register for holding the shift output from the interface section; and a storage means for storing the data output from the buffer register. an inspection means for inspecting the data in the direction from the last bit shifted out to the first shifted out bit, detecting a bit whose polarity is inverted for the first time, and outputting the position of the inverted bit; Based on the number of flip-flops stored in and the inverted bit position output from the testing means,
A diagnostic control device comprising determining means for determining a maintenance/replacement unit containing a flip-flop indicated by the inverted bit position.