JPS6222147A - One-chip microcomputer - Google Patents

Abstract

PURPOSE:To attain high-speed processing even when an inexpensive ROM with long access time is used by providing a clock control circuit skipping a system clock. CONSTITUTION:An instruction corresponding to an odd address is stored in a ROM7 and an instruction corresponding to an even address is stored in a ROM8. The instruction stored in both the ROMs7, 8 is accessed and read alternately by a program counter 4. When the read instruction is a specific instruction comprising composite word length by a detector 12, a clock control circuit 14 receiving the detection signal 14 skipps a prescribed clock among system clocks phi0-phi3. Since the timing not required for the execution of the instruction is skipped, high-speed processing is attained even when the inexpensive ROM with long access time is used.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ（例えば、ＲＯＭ；リードオンリーメモ
リ）Ｋ命令を格納したワンチップマイクロコンビ晶−夕
に関し、特に高速命令処理が可能なワンチップマイクロ
コンピュータに関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a one-chip microcombi crystal display device storing K instructions in a memory (for example, ROM; read-only memory), and in particular to a one-chip microcombination device capable of high-speed instruction processing. Regarding microcomputers.

〔従来の技術〕[Conventional technology]

マイクロコンビ為−夕は、命令語を記憶しているＲＯＭ
から順次命令語を読み出し、これを解読することにより
所定処理を行うが、マイクロコンピュータに備える命令
の中には、複数の命令語により所定処理を行う命令があ
る。例えば、初めの命令語で演算等の処理の種類を決定
し１次の命令語で処理すべき対象（汎用レジスタ、デー
タメモリ）の選択データを得た後、実際の処理を実行す
る場合である。The microcombi is a ROM that stores command words.
A predetermined process is performed by sequentially reading instruction words from a microcomputer and decoding them. Among the instructions provided in a microcomputer, there is an instruction that performs a predetermined process using a plurality of instruction words. For example, the first instruction word determines the type of processing such as arithmetic operations, the first instruction word obtains selection data for the target to be processed (general-purpose register, data memory), and then the actual processing is executed. .

従来、このようなマイクロコンピュータで、複数の命令
語長、例えば１語長を１バイトとすると２バイトで構成
される命令（ｌバイト目と２バイト目の組合せで一つの
命令を構成するもの；以後２語命令という、）を実行す
る場合の説明を行う。Conventionally, in such microcomputers, multiple instruction word lengths, for example, an instruction consisting of 2 bytes when one word length is 1 byte (one instruction is composed of a combination of the 1st byte and the 2nd byte; An explanation will be given of the case of executing a two-word command (hereinafter referred to as a two-word command).

第３図は従来のワンチップマイクロコンピュータのブロ
ック図、第４図は第３図の命令アクセスタソミング図で
ある０図において、４は１プログラムカウンタ、４１は
レジスタ、４３は＋１のインクメンタ、４４はアドレス
レジスタ、７はＲＯＭ。FIG. 3 is a block diagram of a conventional one-chip microcomputer, and FIG. 4 is an instruction access data programming diagram of FIG. 44 is an address register, and 7 is a ROM.

１１はインストラクションレジスタを示し、φ０〜φ４
は命令処理を行う九めのシステムクロック、Ｔ１〜ＴＩ
はタイミングを示す、これら図に示すように、システム
クロックφ０のタイミングＴ１でアドレスレジスタ４４
により指定されるデータ（命令語）をＲＯＭ７からイン
ストラクタ１ンレジスタＩＩＫラツチして、タイミング
Ｔｌ（φ０）、又は次のＴｚ（φ１）で命令をデコード
し、例えば命令処理の種類を決定しておく。11 indicates an instruction register, φ0 to φ4
is the ninth system clock that processes instructions, T1 to TI
indicates the timing. As shown in these figures, at timing T1 of the system clock φ0, the address register 44
The data (instruction word) specified by is latched from the ROM 7 to the instructor register IIK, and the instruction is decoded at timing Tl (φ0) or the next Tz (φ1) to determine, for example, the type of instruction processing.

一方、ＲＯＭ７をアクセスするには、第４図のタイミン
グ図にみられるように、タイミングＴ２（φｓ）Ｋアド
レスレジスタ４４の出力アドレスを確定し、さらにこの
アドレス指定されたＲＯＭ７のデータを読み出すには、
タイミングＴｓ（φ２）。On the other hand, in order to access ROM7, as shown in the timing diagram of FIG. ,
Timing Ts (φ2).

Ｔａ（φｇ）、Ｔａ（φ０）を必要としている。Ta(φg) and Ta(φ0) are required.

従って、この従来の回路においては、１バイトのデータ
をＲ，ＯＭからアクセスするには、Ｔｚ（φ１）。Therefore, in this conventional circuit, in order to access 1 byte of data from R and OM, Tz(φ1).

Ｔ、（φｚ）、Ｔ＜（φｓ）、Ｔｓ（φ３）のタイミン
グを必要とする。この場合、タイミングＴａ（φ２）お
よびＴａ（φ３）は、２バイト目の命令語（例えば選択
データ）をアクセスするために必要なタイミングであシ
、命令の処理を実際に実行するタイミングではない。The timing of T, (φz), T<(φs), and Ts(φ3) is required. In this case, the timings Ta (φ2) and Ta (φ3) are the timings required to access the second byte instruction word (for example, selection data), and are not the timings at which the instruction processing is actually executed.

次に、タイミングＴｓ（φ０）で２バイト目の命令語を
ＲＯＭ７から７エツチし、タイミングＴ１１（φ０）又
は次のＴｓ（φ１）で命令語を汎用レジスタ等の選択デ
ータとして使用し、次のタイミングＴｖ（φｚ）、Ｔｓ
（φ３）で実際に演算等の所定処理が実行される。Next, at timing Ts (φ0), the second byte of the instruction word is etched from ROM7, and at timing T11 (φ0) or the next Ts (φ1), the instruction word is used as selection data for general-purpose registers, etc., and the next Timing Tv (φz), Ts
At (φ3), predetermined processing such as calculation is actually executed.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述したように従来のワンチップマイクロコンピュータ
ににおいでは、複数語長から成る命令を実行する場合、
次の命令語をアクセスするための、実際に命令処理を実
行していない待ち時間が必要であり、この待ち時間を省
くことができないため、命令の高速処理ができないとい
う欠点があった。As mentioned above, in conventional one-chip microcomputers, when executing an instruction consisting of multiple word lengths,
In order to access the next instruction word, a waiting time is required during which instruction processing is not actually executed, and since this waiting time cannot be eliminated, there is a drawback that high-speed processing of instructions cannot be performed.

また、高速で読み出し可能なアクセス時間の速いＲＯＭ
を用いれば、この待ち時間を省くこともできるが、この
ような高速アクセスの可能なＲＯＭはＲＯＭセルサイズ
が大きく、このＲＯＭをワンチップマイクロコンピュー
タに内蔵した場合には、チップサイズの増大を招き、コ
ストアップを生ずるという欠点がありた。In addition, ROM with fast access time that can be read at high speed
This waiting time can be avoided by using a ROM that can be accessed at high speed, but the ROM cell size is large, and if this ROM is built into a one-chip microcomputer, the chip size will increase. However, it has the disadvantage of increasing costs.

本発明の目的は、このような欠点を除き、アクセス時間
の長い安価なＲＯＭを使用しても高速処理を可能とした
マイクロコンピュータを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a microcomputer that eliminates these drawbacks and enables high-speed processing even when using an inexpensive ROM with a long access time.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の構成は、命令を格納して内蔵されたメそりの内
容を順次読み出し、複数のシステムクロックに同期して
命令処理を行うワンチップマイクロコンピュータにおい
て、前記メモリが、奇数アドレスに対応した命令を格納
する第１のメモリと、偶数アドレスに対応した命令を格
納する第２０メモリとからなシ、これら第１および第２
のメモリを交互にアクセスして命令を読み出すアクセス
制御回路と、とのアクセス制御回路により読み出された
命令が複数語長からなる特定命令であることを検出する
検出回路と、この検出回路の検出信号により前記システ
ムクロックのうち所定クロックをスキップせしめるスキ
ップ制御回路とを備えることを特徴とする。The present invention provides a one-chip microcomputer that stores instructions, sequentially reads out the contents of a built-in memory, and processes instructions in synchronization with a plurality of system clocks. The first memory stores instructions corresponding to even addresses, and the twentieth memory stores instructions corresponding to even addresses.
an access control circuit that alternately accesses the memory of and reads out an instruction; a detection circuit that detects that an instruction read by the access control circuit of is a specific instruction having a plurality of word lengths; and a detection circuit of this detection circuit. The present invention is characterized by comprising a skip control circuit that causes a predetermined clock among the system clocks to be skipped by a signal.

〔実施例〕〔Example〕

次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

図において、２．１６．１７は２ＡＮＤゲート、３は２
０Ｒゲート、５．６．　４４はアドレスレジスタ、７．
８は第１．第２のＲＯＭ、１３はクロック制御回路、１
５はラッチ回路である。プログラムカウンタ４は２個の
ＲＯＭ５アドレスを示すカウンタで、異なるタイミング
でラッチされるレジスタ４１．４２と、インクリメンタ
４３とで構成される。インクリメンタ４３は、レジスタ
４２の値に「＋１」を加算する回路で、加算された値は
φｌのタイミングでレジスタ４１にラッチされる。この
レジスタ４１の値はレジスタ＜ｚｔｋｏＲゲート３の出
力が「１」の時ラッチする。また、インクリメンタ４３
はアドレスレジスタ５．６にそれぞれ接続されている。In the figure, 2.16.17 is a 2AND gate, and 3 is a 2AND gate.
0R Gate, 5.6. 44 is an address register; 7.
8 is the first. 2nd ROM, 13 is a clock control circuit, 1
5 is a latch circuit. The program counter 4 is a counter that indicates two ROM 5 addresses, and is composed of registers 41 and 42 that are latched at different timings, and an incrementer 43. The incrementer 43 is a circuit that adds "+1" to the value of the register 42, and the added value is latched into the register 41 at the timing of φl. The value of this register 41 is latched when the output of the register<ztkoR gate 3 is "1". Also, the incrementer 43
are connected to address registers 5.6, respectively.

このアドレスレジスタｓは、偶数アドレスに対応するデ
ータ（命令語）が格納されている第一の読み出し専用の
メモリ（ＲＯＭ）７のアドレスを記憶するレジスタで、
その出力はＲＯＭ７のアドレスデコーダに接続されてい
る。This address register s is a register that stores the address of the first read-only memory (ROM) 7 in which data (instruction words) corresponding to even-numbered addresses are stored.
Its output is connected to the address decoder of ROM7.

第２図は第１図のタイミングチャートである。FIG. 2 is a timing chart of FIG. 1.

アドレスレジスタ５は、レジスタ４１の最下位ビットの
出力である制御信号９が「１」で、かつクロックφ１が
「１」のタイミングで、インクリメンタ４３の値（偶数
アドレス値）をラッチする。The address register 5 latches the value of the incrementer 43 (even address value) at the timing when the control signal 9, which is the output of the least significant bit of the register 41, is "1" and the clock φ1 is "1".

アドレスレジスタ６は、奇数アドレスに対応するデータ
（命令語）が格納されている第２の読み出し専用メモリ
（ＲＯＭ）ｓのアドレスを記憶するレジスタで、ＲＯＭ
８のアドレスデコーダに接続されている。このアドレス
レジスタ６は、制御信号９が「０」でかつφ１が「１」
のタイミングでインクリメンタ４３の値（奇数アドレス
値）をラッチする。すなわち、制御信号９はＲＯＭ７と
ＲＯＭ８の２つを交互にアクセスするための制御信号と
なっている。The address register 6 is a register that stores the address of a second read-only memory (ROM) s in which data (instruction words) corresponding to odd-numbered addresses are stored.
8 address decoders. This address register 6 is set when the control signal 9 is "0" and φ1 is "1".
The value of the incrementer 43 (odd address value) is latched at the timing of . That is, the control signal 9 is a control signal for alternately accessing the two ROMs 7 and 8.

このＲＯＭ７から読み出されたデータ（命令語）は、Ｍ
ＰＸ（マルチプレクサ）１０に入力され、ＲＯＭｇから
のデータ（命令語）も同様ＫＭＰＸ１０に入力されてい
る。このＭＰＸｌｏは、制御信号９が「０」の時にはＲ
ＯＭ７の読み出しデータを選択し、「１」の時にはＲＯ
Ｍ８の読み出しデータを選択して、インストラクシ冒ン
レジスタ１１に出力する。インストラクシ冒ンレジスタ
１１は、ＭＰＸＩＯで選択されたＲＯＭ７又はＲＯＭ８
のデータ（命令語）を７エツチするレジスタである。こ
のインストラクシ冒ンレジスタ１１の出力は、命令語の
解読を行い命令語に応じた処理を実行するための所定の
信号を出力するインストラクタ１ノデコーダ（図示せず
）に入力されると共に検出回路１２に入力されている。The data (instruction word) read from this ROM7 is M
It is input to the PX (multiplexer) 10, and data (instruction words) from the ROMg are also input to the KMPX 10. This MPXlo is R when the control signal 9 is “0”.
Select the read data of OM7, and when it is "1", RO
The read data of M8 is selected and output to the instruction register 11. The instruction register 11 is ROM7 or ROM8 selected by MPXIO.
This register is used to fetch 7 data (command words). The output of the instruction decoding register 11 is input to an instructor 1 decoder (not shown) that outputs a predetermined signal for decoding the instruction word and executing processing according to the instruction word, and is also input to the detection circuit 12. It has been entered.

この検出回路１２は、インストラクシｌンレジスタ１１
でフェッチした命令語が、２語命令の１゛　バイト目の
ような複数の命令語長からなる特定命令であることを検
出する回路である。この検出回路１２の検出信号１４は
、特定のシステムクロックをスキップするかしないかを
制御するスキップ制御回路１３及びラッチ回路１５に接
続している。This detection circuit 12 includes an instruction register 11.
This circuit detects that the fetched instruction word is a specific instruction consisting of multiple instruction word lengths, such as the 1st byte of a two-word instruction. The detection signal 14 of this detection circuit 12 is connected to a skip control circuit 13 and a latch circuit 15 that control whether or not to skip a specific system clock.

このラッチ回路１５は検出信号１４の値をφｌのタイミ
ングでラッチする回路で、その出力は２ＡＮＤゲート２
に接続されている。この２ＡＮＤゲート２の残り入力は
φ０である。さらに２ＡＮＤゲート２の出力は２０Ｂゲ
ート３に接続されている。前述のように、２０Ｒゲート
３はプログラムカウンタ４のレジスタ４２０制御信号で
ある。す々わち、レジスタ４２はφ３が「１」又はφ０
が「１」かクラッチ１５の出力が「１」のタイミングで
、レジスタ４１の値をラッチする。This latch circuit 15 is a circuit that latches the value of the detection signal 14 at the timing of φl, and its output is a 2AND gate 2.
It is connected to the. The remaining input of this 2AND gate 2 is φ0. Furthermore, the output of the 2AND gate 2 is connected to the 20B gate 3. As previously mentioned, 20R gate 3 is the register 420 control signal for program counter 4. That is, the register 42 indicates that φ3 is "1" or φ0
is "1" or the output of the clutch 15 is "1", the value of the register 41 is latched.

次に本実施例の動作について説明する。Next, the operation of this embodiment will be explained.

前述のφ０．φ１．φ２．φ３の４相のクロックがシス
テムクロックであり、これらに同期して、命令語の読出
しや命令の実行等所定の処理が行われる。The aforementioned φ0. φ1. φ2. The four-phase clock φ3 is a system clock, and predetermined processes such as reading out command words and executing commands are performed in synchronization with these clocks.

第２図のタイミングＴｓ（システムクロックφ０）二　
制御信号９が「０」と仮定すると、インストラクタ１ン
レジスタ１１は、ＲＯＭ７のデータ（命令語）をフェッ
チする。次にＴｌ（φ０）又はＴｚ（システムクロック
φｌ）のタイミングで、このインストラクシ璽ンレジス
タ１１の出力は、インストラクシ璽ンデコーダ（図示せ
ず）において解読されると共に検出回路１２にも入力さ
れ、検出回路１２がインストラクシ璽ンレジスタ１１の
内容（１バイト目の命令）が２語命令であることを検出
した場合、検出信号１４として「１」を出力する。Timing Ts (system clock φ0) in Figure 2
Assuming that the control signal 9 is "0", the instructor register 11 fetches data (instruction word) from the ROM 7. Next, at the timing of Tl (φ0) or Tz (system clock φl), the output of this instruction code register 11 is decoded by an instruction code decoder (not shown) and is also input to the detection circuit 12 for detection. When the circuit 12 detects that the contents of the instruction register 11 (instruction in the first byte) is a two-word instruction, it outputs "1" as the detection signal 14.

さらに、タイミングＴ２（φ１）で、レジスタ４１とア
ドレスレジスタ５は、新しいアドレス値としてレジスタ
４２の値に「＋１」を加えた、すなわちインクリメンタ
４３の出方をラッチする。この時、制御信号９もレジス
タ４１の最下位ビットであるから「０」から「１」Ｋ変
化する。Further, at timing T2 (φ1), the register 41 and the address register 5 latch the value of the register 42 plus "+1" as a new address value, that is, the output of the incrementer 43. At this time, since the control signal 9 is also the least significant bit of the register 41, it changes from "0" to "1"K.

次のタイミングＴ３では、検出信号１４によってスキッ
プ制御回路１３により、システムクロックがφ０とカシ
、このタイミングで次のアドレス値のＲＯＭデータの読
出しを行うが、制御信号９が「１」であるため前記Ｔｌ
（φＯ）でデータを読出したＲＯＭ７とは異なる、ＲＯ
Ｍ８のデータを読出す。このＲＯＭ８で読み出されたデ
ータはインストラクシ冒ンレジスタ１１でフェッチされ
る。At the next timing T3, the system clock is set to φ0 by the skip control circuit 13 in response to the detection signal 14, and the ROM data of the next address value is read at this timing, but since the control signal 9 is "1", Tl
(φO) is a different ROM from which the data was read.
Read data of M8. The data read out from the ROM 8 is fetched by the instruction register 11.

このようにタイミングＴ１アドレスレジスタ５の示すア
ドレスに対応するデータをＲＯＭ７から読み出して、イ
ンストラクシ冒ンレジスタ１１で７エツチして、デコー
ドを行っている間に、一方のＲ，０Ｍ８をアクセスする
ことにより、タイミングＴ　１　＊　Ｔ　１で２回のＲ
ＯＭアクセスを実行することができる。したがって、Ｔ
ｓ（φ０）又はＴ４（φ１）で、２バイト目の命令をデ
コードし、さらにタイミングＴ４でアドレスレジスタ６
は新しいアドレスの値として、レジスタ４２の値に「＋
１」を加えたインクリメンタ４３の出力をラッチし、次
にＴｓ（φりのタイミング及びＴａ（φ３）で命令の所
定処理を行う。In this way, by reading the data corresponding to the address indicated by the timing T1 address register 5 from the ROM 7, performing a 7 etch in the instruction write register 11, and accessing one R, 0M8 while decoding is being performed. , R twice at timing T 1 * T 1
OM access can be performed. Therefore, T
The second byte instruction is decoded at s (φ0) or T4 (φ1), and then the address register 6 is decoded at timing T4.
is added to the value of register 42 as the new address value.
The output of the incrementer 43 with the addition of ``1'' is latched, and then predetermined processing of the instruction is performed at the timing of Ts(φ) and Ta(φ3).

なお、本実施例では２語命令の場合について説明を行っ
たが、２バイト以上で構成される命令についても同様Ｋ
ＲＯＭ７．ＲＯＭ８を交互にアクセスすることにより、
安価で低速のＲＯＭを使用しても命令の実行に不要なタ
イき／グをスキップしてマシーンサイクルを短縮して、
高速処理を行うことができる。In this embodiment, the case of a two-word instruction has been explained, but instructions consisting of two or more bytes can also be
ROM7. By accessing ROM8 alternately,
Even if you use an inexpensive, low-speed ROM, you can shorten the machine cycle by skipping unnecessary tying/typing to execute instructions.
Can perform high-speed processing.

〔発明の効果〕〔Effect of the invention〕

以上説明し九ように、本発明では、奇数のデータを格納
したＲＯＭと偶数のデータを格納したＲＯＭとを交互に
アクセスして命令を胱出すアクセス制御回路と、このア
クセス制御回路から読出された命令が複数語長から成る
特定命令であることを検出する検出回路と、この検出回
路の検出信号によりシステムクロックのうち所定クロッ
クをスキップせしめるスキップ制御回路とを有すること
により、アクセス時間の長い安価なＲＯＭを使用しても
高速処理を可能としたシステムを構成することができる
。As explained above, the present invention includes an access control circuit that outputs commands by alternately accessing a ROM storing odd-numbered data and a ROM storing even-numbered data; By having a detection circuit that detects whether an instruction is a specific instruction consisting of multiple word lengths, and a skip control circuit that causes a predetermined clock of the system clock to be skipped based on the detection signal of this detection circuit, it is possible to reduce the cost by using a long access time. Even if a ROM is used, a system capable of high-speed processing can be constructed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は第１
図のタイミングチャート、第３図は従来のワンチップマ
イクロコンピュータのブロック図、第４図は第３図のタ
イミングチャートである。 １．９・・・・・・制御信号、２．１６・・・・・・２
ＡＮＤゲート、３・・・・・・２０Ｂゲート、４・・・
・・・プログラムカウウ／り、４１．４２・・・・・・
レジスタ、４３・・・・・・インクリメンタ、５．６．
４４・・・・・・アドレスレジスタ、７．８・・・・・
・読出し専用メモリ（ＲＯＭ）、１０・・・・・・マル
チプレクサ、１１・・・・・・インストラクシ璽ンレジ
スタ、１２・・・・・・検出回路、１３・・・・・・ク
ロック制御回路、１４・・・・・・検出信号、１５・・
・・・・ラッチ回路。 茅３＠FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
3 is a block diagram of a conventional one-chip microcomputer, and FIG. 4 is a timing chart of FIG. 3. 1.9...control signal, 2.16...2
AND gate, 3...20B gate, 4...
・・・Program Cow/Re, 41.42・・・・・・
Register, 43...Incrementer, 5.6.
44...address register, 7.8...
・Read-only memory (ROM), 10...Multiplexer, 11...Instruction register, 12...Detection circuit, 13...Clock control circuit, 14...detection signal, 15...
...Latch circuit. Kaya 3 @

Claims (1)

【特許請求の範囲】[Claims] 命令を格納して内蔵されたメモリの内容を順次読み出し
て、複数のシステムクロックに同期して命令処理を行う
ワンチップマイクロコンピュータにおいて、前記メモリ
が、奇数アドレスに対応した命令を格納する第１のメモ
リと、偶数アドレスに対応した命令を格納する第２のメ
モリとからなり、これら第１および第２のメモリを交互
にアクセスして命令を読み出すアクセス制御回路と、こ
のアクセス制御回路により読み出された命令が複数語長
からなる特定命令であることを検出する検出回路と、こ
の検出回路の検出信号により前記システムクロックのう
ち所定クロックをスキップせしめるスキップ制御回路と
を備えることを特徴とするワンチップマイクロコンピュ
ータ。In a one-chip microcomputer that stores instructions and sequentially reads the contents of a built-in memory and processes instructions in synchronization with a plurality of system clocks, the memory is a first memory that stores instructions corresponding to odd addresses. It consists of a memory and a second memory that stores instructions corresponding to even addresses, and an access control circuit that alternately accesses these first and second memories to read out the instructions, and an access control circuit that reads out the instructions by accessing the first and second memories alternately. A one-chip device comprising: a detection circuit for detecting that a specified instruction is a specific instruction having a plurality of word length; and a skip control circuit for causing a predetermined clock of the system clocks to be skipped based on a detection signal from the detection circuit. microcomputer.