JPS62220398A - Icカ−ド - Google Patents
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- JPS62220398A JPS62220398A JP61064114A JP6411486A JPS62220398A JP S62220398 A JPS62220398 A JP S62220398A JP 61064114 A JP61064114 A JP 61064114A JP 6411486 A JP6411486 A JP 6411486A JP S62220398 A JPS62220398 A JP S62220398A
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- Japan
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- power supply
- card
- chip
- cpu
- circuit
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- 239000004065 semiconductor Substances 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
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- 238000003860 storage Methods 0.000 description 4
- 239000011111 cardboard Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000008859 change Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はICカードに関するもので5例えばEEPRO
M (エレクトリカリ・イレイザブル・プログラマブル
・リード・オンリ・メモリ)とCPU(セントラル・プ
ロセッシング・ユニット)とを搭載して成るICカード
に適用して有効な技術に関するものである。
M (エレクトリカリ・イレイザブル・プログラマブル
・リード・オンリ・メモリ)とCPU(セントラル・プ
ロセッシング・ユニット)とを搭載して成るICカード
に適用して有効な技術に関するものである。
今日、IDカード、クレジットカード、キャッシュカー
ドなど個人情報を識別するための種々のカードが普及し
ているが、それらのカードは、従来は、昭和56年6月
30日朝倉書店発行の[集積回路応用ハンドブックJ
P498及びP2O3に記載されているように、54桁
程度のデータを記憶可能な磁気ストライプを有する磁気
カードから成り、その記憶情報には限りがある。また、
それ故に暗証コードが単純で個人情報の安全保証という
面においても問題があった。そこで、記憶容量の増大と
共に複雑な暗証コードを可能にするため、形状が規格化
された樹脂などから成るカードにEEFROMのような
再書き込み可能なリードオンリ・メモリなどの記憶回路
とそれを制御する制御回路としてのCPUとを搭載した
IC(インテグレーテッド・サーキット)カードが提案
され。
ドなど個人情報を識別するための種々のカードが普及し
ているが、それらのカードは、従来は、昭和56年6月
30日朝倉書店発行の[集積回路応用ハンドブックJ
P498及びP2O3に記載されているように、54桁
程度のデータを記憶可能な磁気ストライプを有する磁気
カードから成り、その記憶情報には限りがある。また、
それ故に暗証コードが単純で個人情報の安全保証という
面においても問題があった。そこで、記憶容量の増大と
共に複雑な暗証コードを可能にするため、形状が規格化
された樹脂などから成るカードにEEFROMのような
再書き込み可能なリードオンリ・メモリなどの記憶回路
とそれを制御する制御回路としてのCPUとを搭載した
IC(インテグレーテッド・サーキット)カードが提案
され。
それを通帳や保健証に代替させることが検討されている
。
。
本発明者等がCPUとEEPROMとを搭載したICカ
ードについて検討したところ、そのCPU及びE E
P ROMに共通の外部電源端子から同じタイミングで
電源電圧を供給すると、CPUはイニシャライズリセッ
トの期間中不確定な信号を出力し、その不確定な信号に
よってEEPROMがデータライトモードを採ることが
あり、それによって、その格納データが誤って書き換え
られてしまうおそれがあることを見出した。
ードについて検討したところ、そのCPU及びE E
P ROMに共通の外部電源端子から同じタイミングで
電源電圧を供給すると、CPUはイニシャライズリセッ
トの期間中不確定な信号を出力し、その不確定な信号に
よってEEPROMがデータライトモードを採ることが
あり、それによって、その格納データが誤って書き換え
られてしまうおそれがあることを見出した。
本発明の目的は、制御回路から出力される不確定な信号
による記憶回路の誤動作防止に寄与することができるI
Cカードを提供することにある。
による記憶回路の誤動作防止に寄与することができるI
Cカードを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
氷原において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、E E P ROMとそれを制御するCPU
とに電源電圧を供給する外部電源端子を夫々個別に設け
るものである。
とに電源電圧を供給する外部電源端子を夫々個別に設け
るものである。
上記した手段によれば、ICカードの投入を受けてそれ
を処理する回路において、CPUのイニシャライズリセ
ットが終了したタイミングでEEPROMに電源電圧を
投入することが可能となり、それによって、CPUから
出力される不確定な信号によるEEPROMの誤動作防
止を達成するものである。
を処理する回路において、CPUのイニシャライズリセ
ットが終了したタイミングでEEPROMに電源電圧を
投入することが可能となり、それによって、CPUから
出力される不確定な信号によるEEPROMの誤動作防
止を達成するものである。
第1図は本発明に係るICカードの1実施例を示す回路
図である。
図である。
同図に示されるICカードは、特に制限されないが、記
憶回路としてのE E P ROMチップ1とそれを制
御する制御回路としてのCPUチップ2とが、規格化さ
れた寸法の樹脂製カード基板3に埋設されるように搭載
されて成る。EEPROMチップ1及びCPUチップ2
は、アドレス信号、データ信号、及び制御信号を送受す
るための信号線4によって相互に結合されている。
憶回路としてのE E P ROMチップ1とそれを制
御する制御回路としてのCPUチップ2とが、規格化さ
れた寸法の樹脂製カード基板3に埋設されるように搭載
されて成る。EEPROMチップ1及びCPUチップ2
は、アドレス信号、データ信号、及び制御信号を送受す
るための信号線4によって相互に結合されている。
ここで、上記E E P ROMチップ1は、その詳細
を図示しないけれども、データの書き換えに必要な高電
圧を得るための昇圧回路を内蔵し、CPUチップ2と同
一の電源電圧で動作可能である。
を図示しないけれども、データの書き換えに必要な高電
圧を得るための昇圧回路を内蔵し、CPUチップ2と同
一の電源電圧で動作可能である。
また、CPUチップ2は、夫々図示しない演算回路、制
御回路、及びレジスタなどを有する演算制御装置として
の機能を有することはもとより、シリアルデータの入出
力を可能とする図示しないシリアル入出力インターフェ
ースを備え、所謂マイクロコンピュータに置き変え可能
な構成を有するものである。
御回路、及びレジスタなどを有する演算制御装置として
の機能を有することはもとより、シリアルデータの入出
力を可能とする図示しないシリアル入出力インターフェ
ースを備え、所謂マイクロコンピュータに置き変え可能
な構成を有するものである。
通常ICカードは、国際標準化機構(ISO)における
国際規格(IS)により、当該カードの投入を受けてそ
れを処理する処理回路に接続可能な8個の外部端子を有
するもので、特に制限されないが、本実施例の場合、C
PUチップ2に基準クロック信号を供給するクロック端
子CLK、CPUチップ2にリセット信号を供給するリ
セット端子RST、CPUチップ2の上記図示しないシ
リアル入出力インターフェースとの間で必要なデータの
入出力を行うデータ入出力端子I10、EEPROMチ
ップ1及びCPUチップ2に夫々回路の接地電位を供給
する接地端子GRD、及び将来の機能拡張に備えた2個
の予備端子RFUを有すると共に、CPUチップ2に電
源電圧を供給する第1fft源端子vcc1と、EEP
ROMチップ1に電源電圧を供給する第2電源端子V
Cc、とを夫々個別的に備える。
国際規格(IS)により、当該カードの投入を受けてそ
れを処理する処理回路に接続可能な8個の外部端子を有
するもので、特に制限されないが、本実施例の場合、C
PUチップ2に基準クロック信号を供給するクロック端
子CLK、CPUチップ2にリセット信号を供給するリ
セット端子RST、CPUチップ2の上記図示しないシ
リアル入出力インターフェースとの間で必要なデータの
入出力を行うデータ入出力端子I10、EEPROMチ
ップ1及びCPUチップ2に夫々回路の接地電位を供給
する接地端子GRD、及び将来の機能拡張に備えた2個
の予備端子RFUを有すると共に、CPUチップ2に電
源電圧を供給する第1fft源端子vcc1と、EEP
ROMチップ1に電源電圧を供給する第2電源端子V
Cc、とを夫々個別的に備える。
斯るICカードの投入を受けてそれを処理する図示しな
い処理回路は、ICカードの上記した各種外部端子と接
続可能な端子を内部に有するが、本実施例のようにCP
Uチップ2及びEEPROMチップ1が夫々個別的に電
源端子vcc1及びVcc2を備える場合、CPUチッ
プ2に電源電圧を投入してそのイニシャライズリセット
が終了したタイミングでE E P ROMチップ1に
電源電圧を投入する制御が可能となる1例えば、第2図
に示されるように、時刻t1に第1電源端子vCC1を
介してCPUチップ2に電源電圧を供給し、そのCPU
チップ2におけるイニシャライズリセットが終了される
以降の時刻t2に第2i!!!源端子vCC2を介して
EEPROMチップ1に電源電圧を供給することができ
る6したがって、CPUチップ2のイニシャライズリセ
ット期間中に同チップ2からEEPROMチップ1に出
力される不確定な信号によってそのEEPROMチップ
1が誤って格納データを書き換えたり消去したりする誤
動作防止が確実に達成される。また、電源電圧の供給停
止動作については、第2図に示されるように第2電源端
子Vcc、を介して最初にE E P ROMチップ1
に対して行うことが可能であり、そのような制御が可能
となることにより、EEPROMチップ1は、ffi源
切断切断時PUチップ2から出力される不確定な信号の
影響による誤動作も防止される。
い処理回路は、ICカードの上記した各種外部端子と接
続可能な端子を内部に有するが、本実施例のようにCP
Uチップ2及びEEPROMチップ1が夫々個別的に電
源端子vcc1及びVcc2を備える場合、CPUチッ
プ2に電源電圧を投入してそのイニシャライズリセット
が終了したタイミングでE E P ROMチップ1に
電源電圧を投入する制御が可能となる1例えば、第2図
に示されるように、時刻t1に第1電源端子vCC1を
介してCPUチップ2に電源電圧を供給し、そのCPU
チップ2におけるイニシャライズリセットが終了される
以降の時刻t2に第2i!!!源端子vCC2を介して
EEPROMチップ1に電源電圧を供給することができ
る6したがって、CPUチップ2のイニシャライズリセ
ット期間中に同チップ2からEEPROMチップ1に出
力される不確定な信号によってそのEEPROMチップ
1が誤って格納データを書き換えたり消去したりする誤
動作防止が確実に達成される。また、電源電圧の供給停
止動作については、第2図に示されるように第2電源端
子Vcc、を介して最初にE E P ROMチップ1
に対して行うことが可能であり、そのような制御が可能
となることにより、EEPROMチップ1は、ffi源
切断切断時PUチップ2から出力される不確定な信号の
影響による誤動作も防止される。
上記した実施例によれば以下の効果を得ることができる
。
。
(1)C:PUチップ2及びE E P ROMチップ
1は夫々個別的に電源端子Vcc1及びV CC,を備
えるから、ICカードの投入を受けてそれを処理する図
示しない処理回路は、CPUチップ2に電源電圧を投入
してそのイニシャライズリセットが終了したタイミング
でEEPROMチップ1に電源電圧を投入する制御が可
能になると共に、電源電圧の供給停止動作を最初にE
E P ROMチップ1に対して行う制御が可能となり
、それによって当該ICカードは、CPUチップ2から
EEPROMチップ1に出力される不確定な信号によっ
てそのEEPROMチップ1が誤って格納データを書き
換えたり消去したりする誤動作防止に寄与することがで
きる。
1は夫々個別的に電源端子Vcc1及びV CC,を備
えるから、ICカードの投入を受けてそれを処理する図
示しない処理回路は、CPUチップ2に電源電圧を投入
してそのイニシャライズリセットが終了したタイミング
でEEPROMチップ1に電源電圧を投入する制御が可
能になると共に、電源電圧の供給停止動作を最初にE
E P ROMチップ1に対して行う制御が可能となり
、それによって当該ICカードは、CPUチップ2から
EEPROMチップ1に出力される不確定な信号によっ
てそのEEPROMチップ1が誤って格納データを書き
換えたり消去したりする誤動作防止に寄与することがで
きる。
(2)上記効果はCPUチップ2及びEEPROMチッ
プ1の電源端子を相互に分離させる構造で得られるから
、カード基板3に搭載すべき半導体チップの数を増す必
要はなく、その構成を極めて簡素に維持することができ
る。仮に、CPUチップ2及びE E P ROMチッ
プ1の電源端子を共通にし、相互に電源電圧を供給する
タイミングをずらすような順序回路を新たに設ける構成
を採る場合、その順序回路を成す新たな半導体チップが
必要になり、機械的応力などの面で使用環境が比較的劣
悪であると共に形状寸法及び強度の点で制約のあるカー
ド基板を主体としたICカードの性質上、そのような半
導体チップが新たに必要になると、ICカード自体の信
頼性は著しく低下してしまう。
プ1の電源端子を相互に分離させる構造で得られるから
、カード基板3に搭載すべき半導体チップの数を増す必
要はなく、その構成を極めて簡素に維持することができ
る。仮に、CPUチップ2及びE E P ROMチッ
プ1の電源端子を共通にし、相互に電源電圧を供給する
タイミングをずらすような順序回路を新たに設ける構成
を採る場合、その順序回路を成す新たな半導体チップが
必要になり、機械的応力などの面で使用環境が比較的劣
悪であると共に形状寸法及び強度の点で制約のあるカー
ド基板を主体としたICカードの性質上、そのような半
導体チップが新たに必要になると、ICカード自体の信
頼性は著しく低下してしまう。
(3)ICカードの外部電源端子には国際規格上2個の
予備端子が含まれ、また、内部昇圧回路を有しないEP
ROM (エレクトリカリ・プログラマブル・リード・
オンリ・メモリ)が搭載されたICカードの場合にはそ
の性質上CPUに電源電圧を供給する端子Vccとは別
箇にEPROMに電源電圧を供給する端子Vppが規格
化されているので、上記実施例における第2電源端子V
QC,を上記端子Vpp或いは予備端子に相当する位
置に設ければ、ICカードにおける外部端子の総数を増
やす必要はなく、外部端子数を現在の規格範囲内に維持
させることができる。
予備端子が含まれ、また、内部昇圧回路を有しないEP
ROM (エレクトリカリ・プログラマブル・リード・
オンリ・メモリ)が搭載されたICカードの場合にはそ
の性質上CPUに電源電圧を供給する端子Vccとは別
箇にEPROMに電源電圧を供給する端子Vppが規格
化されているので、上記実施例における第2電源端子V
QC,を上記端子Vpp或いは予備端子に相当する位
置に設ければ、ICカードにおける外部端子の総数を増
やす必要はなく、外部端子数を現在の規格範囲内に維持
させることができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない、たとえば、第1
電源端子及び第2電源端子を除く外部端子の種類につい
ては、上記実施例に限定されるものではなく、ICカー
ドの性質及び用途に応じて種々変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない、たとえば、第1
電源端子及び第2電源端子を除く外部端子の種類につい
ては、上記実施例に限定されるものではなく、ICカー
ドの性質及び用途に応じて種々変更可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEEPROMとCP
Uとを搭載するICカードに適用した場合について説明
したが、それに限定されるものではない0例えば、E
E P ROMのメモリセルトランジスタとMO8SR
AMのメモリセル回路とを組み合わせたNVRAM (
ノン・ボラタイル・ランダム・アクセス・メモリ)など
の昇圧回路を含む不揮発性メモリを搭載したICカード
などに適用することができる。
をその背景となった利用分野であるEEPROMとCP
Uとを搭載するICカードに適用した場合について説明
したが、それに限定されるものではない0例えば、E
E P ROMのメモリセルトランジスタとMO8SR
AMのメモリセル回路とを組み合わせたNVRAM (
ノン・ボラタイル・ランダム・アクセス・メモリ)など
の昇圧回路を含む不揮発性メモリを搭載したICカード
などに適用することができる。
実施例のようなCPUチップとE E P ROMチッ
プから成るような機能的に区分された独立のチツブを組
合せ利用する構成は、内部データ処理法の変更の容易性
や記憶容量の変更の容易性などの点から、種々の構成の
ICカードの実現を容易にする。この場合、ICカード
内に誤動作防止用の特別な付加部品を設けなくとも、E
EI’ROMのような再書き込み可能な半瀧体不揮発性
メモリの誤動作を防ぐことができる。しかしながら、こ
の発明は、CPUと半導体メモリとが1つの半導体チッ
プに形成される場合においても適用可能である。その場
合、実施例と同様に2つの電源端子が設けられると共に
、半導体チップ上に適当な保護回路が更に形成されるこ
とによって、不揮発性メモリの保護が更に強化されても
よい、保護回路は、例えば、半導体不揮発性メモリの電
源ラインに直列接続されたMOSFETから成るような
パワースイッチと、CPUへの電源投入を検出し、その
電源投入から所定時間経過するまで若しくは正常動作状
態にされたときのCPUによって決定される時間まで上
記パワースイッチのオン状態を禁止する電源投入検出回
路もしくは電源シーケンス制御回路とから構成すること
ができる。上記とともに、もしくは上記と独立に、上記
のような電源投入検出回路の出力に基づいて、CI’U
から半導体不揮発性メモリに供給される制御信号例えば
書き込み制御信号を、CPUへの電源投入から所定期間
だけ非書き込みレベルに強制させるようなゲート回路を
設けることができる。
プから成るような機能的に区分された独立のチツブを組
合せ利用する構成は、内部データ処理法の変更の容易性
や記憶容量の変更の容易性などの点から、種々の構成の
ICカードの実現を容易にする。この場合、ICカード
内に誤動作防止用の特別な付加部品を設けなくとも、E
EI’ROMのような再書き込み可能な半瀧体不揮発性
メモリの誤動作を防ぐことができる。しかしながら、こ
の発明は、CPUと半導体メモリとが1つの半導体チッ
プに形成される場合においても適用可能である。その場
合、実施例と同様に2つの電源端子が設けられると共に
、半導体チップ上に適当な保護回路が更に形成されるこ
とによって、不揮発性メモリの保護が更に強化されても
よい、保護回路は、例えば、半導体不揮発性メモリの電
源ラインに直列接続されたMOSFETから成るような
パワースイッチと、CPUへの電源投入を検出し、その
電源投入から所定時間経過するまで若しくは正常動作状
態にされたときのCPUによって決定される時間まで上
記パワースイッチのオン状態を禁止する電源投入検出回
路もしくは電源シーケンス制御回路とから構成すること
ができる。上記とともに、もしくは上記と独立に、上記
のような電源投入検出回路の出力に基づいて、CI’U
から半導体不揮発性メモリに供給される制御信号例えば
書き込み制御信号を、CPUへの電源投入から所定期間
だけ非書き込みレベルに強制させるようなゲート回路を
設けることができる。
本発明は、少なくとも、相互に同じ電源電圧で動作可能
な制御回路及び記憶回路に電源電圧を供給する外部電源
端子を夫々個別に設けたものに適用可能である。
な制御回路及び記憶回路に電源電圧を供給する外部電源
端子を夫々個別に設けたものに適用可能である。
本願において開示される発明のうち代表的な物によって
得られる効果を簡単に説明すれば下記の通りである。
得られる効果を簡単に説明すれば下記の通りである。
すなわち、相互に同じ電源電圧で動作可能なCPU及び
EEPROMに電源電圧を供給する外部電源端子を夫々
個別に設けたから、そのICカードの投入を受けてそれ
を処理する回路において。
EEPROMに電源電圧を供給する外部電源端子を夫々
個別に設けたから、そのICカードの投入を受けてそれ
を処理する回路において。
CPUのイニシャライズリセットが終了したタイミング
でEEPROMチップに電源電圧を投入することが可能
となり、それによって、CPUから出力される不確定な
信号によるE E P ROMの誤動作防止に寄与する
ことができる。
でEEPROMチップに電源電圧を投入することが可能
となり、それによって、CPUから出力される不確定な
信号によるE E P ROMの誤動作防止に寄与する
ことができる。
第1図は本発明に係るICカードの1実施例を示す回路
図、 第2図は実施例のICカードにおける電源電圧の投入及
び切断タイミングを示すタイムチャートである。 1・・・EEPROMチップ、2・・・CPUチップ、
3・・・カード基板、Vccl・・・第1電源端子、
Vcc、・・・第2電源端子。 第 1 図 第 2 図 VCC2−87g&4P
図、 第2図は実施例のICカードにおける電源電圧の投入及
び切断タイミングを示すタイムチャートである。 1・・・EEPROMチップ、2・・・CPUチップ、
3・・・カード基板、Vccl・・・第1電源端子、
Vcc、・・・第2電源端子。 第 1 図 第 2 図 VCC2−87g&4P
Claims (3)
- 1.不揮発性記憶回路とその不揮発性記憶回路を制御す
る制御回路とをカードに搭載して成るICカードであっ
て、上記制御回路及び記憶回路に電源電圧を供給する外
部電源端子を夫々個別に設けたことを特徴とするICカ
ード。 - 2.上記記憶回路は、電源電圧を昇圧する昇圧回路を備
えたメモリチップであることを特徴とする特許請求の範
囲第1項記載のICカード。 - 3.上記制御回路は、CPUチップであることを特徴と
する特許請求の範囲第1項又は第2項記載のICカード
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61064114A JPS62220398A (ja) | 1986-03-24 | 1986-03-24 | Icカ−ド |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61064114A JPS62220398A (ja) | 1986-03-24 | 1986-03-24 | Icカ−ド |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62220398A true JPS62220398A (ja) | 1987-09-28 |
Family
ID=13248718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61064114A Pending JPS62220398A (ja) | 1986-03-24 | 1986-03-24 | Icカ−ド |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62220398A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04137080A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Icメモリカード |
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
JP2002218739A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 電源回路及びそれを用いた半導体カード |
-
1986
- 1986-03-24 JP JP61064114A patent/JPS62220398A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04137080A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Icメモリカード |
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
JP2002218739A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 電源回路及びそれを用いた半導体カード |
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