JPS62220398A - Ｉｃカ−ド - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣカードに関するもので５例えばＥＥＰＲＯ
Ｍ　（エレクトリカリ・イレイザブル・プログラマブル
・リード・オンリ・メモリ）とＣＰＵ（セントラル・プ
ロセッシング・ユニット）とを搭載して成るＩＣカード
に適用して有効な技術に関するものである。

〔従来技術〕

今日、ＩＤカード、クレジットカード、キャッシュカー
ドなど個人情報を識別するための種々のカードが普及し
ているが、それらのカードは、従来は、昭和５６年６月
３０日朝倉書店発行の［集積回路応用ハンドブックＪ　
Ｐ４９８及びＰ２Ｏ３に記載されているように、５４桁
程度のデータを記憶可能な磁気ストライプを有する磁気
カードから成り、その記憶情報には限りがある。また、
それ故に暗証コードが単純で個人情報の安全保証という
面においても問題があった。そこで、記憶容量の増大と
共に複雑な暗証コードを可能にするため、形状が規格化
された樹脂などから成るカードにＥＥＦＲＯＭのような
再書き込み可能なリードオンリ・メモリなどの記憶回路
とそれを制御する制御回路としてのＣＰＵとを搭載した
ＩＣ（インテグレーテッド・サーキット）カードが提案
され。

それを通帳や保健証に代替させることが検討されている
。

〔発明が解決しようとする問題点〕

本発明者等がＣＰＵとＥＥＰＲＯＭとを搭載したＩＣカ
ードについて検討したところ、そのＣＰＵ及びＥ　Ｅ　
Ｐ　ＲＯＭに共通の外部電源端子から同じタイミングで
電源電圧を供給すると、ＣＰＵはイニシャライズリセッ
トの期間中不確定な信号を出力し、その不確定な信号に
よってＥＥＰＲＯＭがデータライトモードを採ることが
あり、それによって、その格納データが誤って書き換え
られてしまうおそれがあることを見出した。

本発明の目的は、制御回路から出力される不確定な信号
による記憶回路の誤動作防止に寄与することができるＩ
Ｃカードを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

氷原において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、Ｅ　Ｅ　Ｐ　ＲＯＭとそれを制御するＣＰＵ
とに電源電圧を供給する外部電源端子を夫々個別に設け
るものである。

〔作　用〕

上記した手段によれば、ＩＣカードの投入を受けてそれ
を処理する回路において、ＣＰＵのイニシャライズリセ
ットが終了したタイミングでＥＥＰＲＯＭに電源電圧を
投入することが可能となり、それによって、ＣＰＵから
出力される不確定な信号によるＥＥＰＲＯＭの誤動作防
止を達成するものである。

〔実施例〕

第１図は本発明に係るＩＣカードの１実施例を示す回路
図である。

同図に示されるＩＣカードは、特に制限されないが、記
憶回路としてのＥ　Ｅ　Ｐ　ＲＯＭチップ１とそれを制
御する制御回路としてのＣＰＵチップ２とが、規格化さ
れた寸法の樹脂製カード基板３に埋設されるように搭載
されて成る。ＥＥＰＲＯＭチップ１及びＣＰＵチップ２
は、アドレス信号、データ信号、及び制御信号を送受す
るための信号線４によって相互に結合されている。

ここで、上記Ｅ　Ｅ　Ｐ　ＲＯＭチップ１は、その詳細
を図示しないけれども、データの書き換えに必要な高電
圧を得るための昇圧回路を内蔵し、ＣＰＵチップ２と同
一の電源電圧で動作可能である。

また、ＣＰＵチップ２は、夫々図示しない演算回路、制
御回路、及びレジスタなどを有する演算制御装置として
の機能を有することはもとより、シリアルデータの入出
力を可能とする図示しないシリアル入出力インターフェ
ースを備え、所謂マイクロコンピュータに置き変え可能
な構成を有するものである。

通常ＩＣカードは、国際標準化機構（ＩＳＯ）における
国際規格（ＩＳ）により、当該カードの投入を受けてそ
れを処理する処理回路に接続可能な８個の外部端子を有
するもので、特に制限されないが、本実施例の場合、Ｃ
ＰＵチップ２に基準クロック信号を供給するクロック端
子ＣＬＫ、ＣＰＵチップ２にリセット信号を供給するリ
セット端子ＲＳＴ、ＣＰＵチップ２の上記図示しないシ
リアル入出力インターフェースとの間で必要なデータの
入出力を行うデータ入出力端子Ｉ１０、ＥＥＰＲＯＭチ
ップ１及びＣＰＵチップ２に夫々回路の接地電位を供給
する接地端子ＧＲＤ、及び将来の機能拡張に備えた２個
の予備端子ＲＦＵを有すると共に、ＣＰＵチップ２に電
源電圧を供給する第１ｆｆｔ源端子ｖｃｃ１と、ＥＥＰ
ＲＯＭチップ１に電源電圧を供給する第２電源端子Ｖ　
Ｃｃ、とを夫々個別的に備える。

斯るＩＣカードの投入を受けてそれを処理する図示しな
い処理回路は、ＩＣカードの上記した各種外部端子と接
続可能な端子を内部に有するが、本実施例のようにＣＰ
Ｕチップ２及びＥＥＰＲＯＭチップ１が夫々個別的に電
源端子ｖｃｃ１及びＶｃｃ２を備える場合、ＣＰＵチッ
プ２に電源電圧を投入してそのイニシャライズリセット
が終了したタイミングでＥ　Ｅ　Ｐ　ＲＯＭチップ１に
電源電圧を投入する制御が可能となる１例えば、第２図
に示されるように、時刻ｔ１に第１電源端子ｖＣＣ１を
介してＣＰＵチップ２に電源電圧を供給し、そのＣＰＵ
チップ２におけるイニシャライズリセットが終了される
以降の時刻ｔ２に第２ｉ！！！源端子ｖＣＣ２を介して
ＥＥＰＲＯＭチップ１に電源電圧を供給することができ
る６したがって、ＣＰＵチップ２のイニシャライズリセ
ット期間中に同チップ２からＥＥＰＲＯＭチップ１に出
力される不確定な信号によってそのＥＥＰＲＯＭチップ
１が誤って格納データを書き換えたり消去したりする誤
動作防止が確実に達成される。また、電源電圧の供給停
止動作については、第２図に示されるように第２電源端
子Ｖｃｃ、を介して最初にＥ　Ｅ　Ｐ　ＲＯＭチップ１
に対して行うことが可能であり、そのような制御が可能
となることにより、ＥＥＰＲＯＭチップ１は、ｆｆｉ源
切断切断時ＰＵチップ２から出力される不確定な信号の
影響による誤動作も防止される。

上記した実施例によれば以下の効果を得ることができる
。

（１）Ｃ：ＰＵチップ２及びＥ　Ｅ　Ｐ　ＲＯＭチップ
１は夫々個別的に電源端子Ｖｃｃ１及びＶ　ＣＣ，を備
えるから、ＩＣカードの投入を受けてそれを処理する図
示しない処理回路は、ＣＰＵチップ２に電源電圧を投入
してそのイニシャライズリセットが終了したタイミング
でＥＥＰＲＯＭチップ１に電源電圧を投入する制御が可
能になると共に、電源電圧の供給停止動作を最初にＥ　
Ｅ　Ｐ　ＲＯＭチップ１に対して行う制御が可能となり
、それによって当該ＩＣカードは、ＣＰＵチップ２から
ＥＥＰＲＯＭチップ１に出力される不確定な信号によっ
てそのＥＥＰＲＯＭチップ１が誤って格納データを書き
換えたり消去したりする誤動作防止に寄与することがで
きる。

（２）上記効果はＣＰＵチップ２及びＥＥＰＲＯＭチッ
プ１の電源端子を相互に分離させる構造で得られるから
、カード基板３に搭載すべき半導体チップの数を増す必
要はなく、その構成を極めて簡素に維持することができ
る。仮に、ＣＰＵチップ２及びＥ　Ｅ　Ｐ　ＲＯＭチッ
プ１の電源端子を共通にし、相互に電源電圧を供給する
タイミングをずらすような順序回路を新たに設ける構成
を採る場合、その順序回路を成す新たな半導体チップが
必要になり、機械的応力などの面で使用環境が比較的劣
悪であると共に形状寸法及び強度の点で制約のあるカー
ド基板を主体としたＩＣカードの性質上、そのような半
導体チップが新たに必要になると、ＩＣカード自体の信
頼性は著しく低下してしまう。

（３）ＩＣカードの外部電源端子には国際規格上２個の
予備端子が含まれ、また、内部昇圧回路を有しないＥＰ
ＲＯＭ　（エレクトリカリ・プログラマブル・リード・
オンリ・メモリ）が搭載されたＩＣカードの場合にはそ
の性質上ＣＰＵに電源電圧を供給する端子Ｖｃｃとは別
箇にＥＰＲＯＭに電源電圧を供給する端子Ｖｐｐが規格
化されているので、上記実施例における第２電源端子Ｖ
　ＱＣ，を上記端子Ｖｐｐ或いは予備端子に相当する位
置に設ければ、ＩＣカードにおける外部端子の総数を増
やす必要はなく、外部端子数を現在の規格範囲内に維持
させることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない、たとえば、第１
電源端子及び第２電源端子を除く外部端子の種類につい
ては、上記実施例に限定されるものではなく、ＩＣカー
ドの性質及び用途に応じて種々変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰＲＯＭとＣＰ
Ｕとを搭載するＩＣカードに適用した場合について説明
したが、それに限定されるものではない０例えば、Ｅ　
Ｅ　Ｐ　ＲＯＭのメモリセルトランジスタとＭＯ８ＳＲ
ＡＭのメモリセル回路とを組み合わせたＮＶＲＡＭ　（
ノン・ボラタイル・ランダム・アクセス・メモリ）など
の昇圧回路を含む不揮発性メモリを搭載したＩＣカード
などに適用することができる。

実施例のようなＣＰＵチップとＥ　Ｅ　Ｐ　ＲＯＭチッ
プから成るような機能的に区分された独立のチツブを組
合せ利用する構成は、内部データ処理法の変更の容易性
や記憶容量の変更の容易性などの点から、種々の構成の
ＩＣカードの実現を容易にする。この場合、ＩＣカード
内に誤動作防止用の特別な付加部品を設けなくとも、Ｅ
ＥＩ’ＲＯＭのような再書き込み可能な半瀧体不揮発性
メモリの誤動作を防ぐことができる。しかしながら、こ
の発明は、ＣＰＵと半導体メモリとが１つの半導体チッ
プに形成される場合においても適用可能である。その場
合、実施例と同様に２つの電源端子が設けられると共に
、半導体チップ上に適当な保護回路が更に形成されるこ
とによって、不揮発性メモリの保護が更に強化されても
よい、保護回路は、例えば、半導体不揮発性メモリの電
源ラインに直列接続されたＭＯＳＦＥＴから成るような
パワースイッチと、ＣＰＵへの電源投入を検出し、その
電源投入から所定時間経過するまで若しくは正常動作状
態にされたときのＣＰＵによって決定される時間まで上
記パワースイッチのオン状態を禁止する電源投入検出回
路もしくは電源シーケンス制御回路とから構成すること
ができる。上記とともに、もしくは上記と独立に、上記
のような電源投入検出回路の出力に基づいて、ＣＩ’Ｕ
から半導体不揮発性メモリに供給される制御信号例えば
書き込み制御信号を、ＣＰＵへの電源投入から所定期間
だけ非書き込みレベルに強制させるようなゲート回路を
設けることができる。

本発明は、少なくとも、相互に同じ電源電圧で動作可能
な制御回路及び記憶回路に電源電圧を供給する外部電源
端子を夫々個別に設けたものに適用可能である。

〔発明の効果〕

本願において開示される発明のうち代表的な物によって
得られる効果を簡単に説明すれば下記の通りである。

すなわち、相互に同じ電源電圧で動作可能なＣＰＵ及び
ＥＥＰＲＯＭに電源電圧を供給する外部電源端子を夫々
個別に設けたから、そのＩＣカードの投入を受けてそれ
を処理する回路において。

ＣＰＵのイニシャライズリセットが終了したタイミング
でＥＥＰＲＯＭチップに電源電圧を投入することが可能
となり、それによって、ＣＰＵから出力される不確定な
信号によるＥ　Ｅ　Ｐ　ＲＯＭの誤動作防止に寄与する
ことができる。

【図面の簡単な説明】

第１図は本発明に係るＩＣカードの１実施例を示す回路
図、 第２図は実施例のＩＣカードにおける電源電圧の投入及
び切断タイミングを示すタイムチャートである。 １・・・ＥＥＰＲＯＭチップ、２・・・ＣＰＵチップ、
３・・・カード基板、Ｖｃｃｌ・・・第１電源端子、　
Ｖｃｃ、・・・第２電源端子。 第　　１　　図 第　　２　　図 ＶＣＣ２−８７ｇ＆４Ｐ

Claims (3)

【特許請求の範囲】
1. １．不揮発性記憶回路とその不揮発性記憶回路を制御す
   る制御回路とをカードに搭載して成るＩＣカードであっ
   て、上記制御回路及び記憶回路に電源電圧を供給する外
   部電源端子を夫々個別に設けたことを特徴とするＩＣカ
   ード。
2. ２．上記記憶回路は、電源電圧を昇圧する昇圧回路を備
   えたメモリチップであることを特徴とする特許請求の範
   囲第１項記載のＩＣカード。
3. ３．上記制御回路は、ＣＰＵチップであることを特徴と
   する特許請求の範囲第１項又は第２項記載のＩＣカード
   。