JPS62219967A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にダブルヘテロ接合面による半
導体装置、例えばダブルヘテロ接合面による２□次元電
子ガス層型の電界効果型トランジスタ（ＦＩＴ ） 、
或いは速度変調トランジスタＶＭＴ ’等の半導体装置
に関わる。
導体装置、例えばダブルヘテロ接合面による２□次元電
子ガス層型の電界効果型トランジスタ（ＦＩＴ ） 、
或いは速度変調トランジスタＶＭＴ ’等の半導体装置
に関わる。
本発明はダブルヘテロ接合面を有する半導体装置におい
□て、そのキャリ）′走行半導体層の夫々２次元キャリ
アガス層を“形成する２つのヘテロ接合面のうち、の少
くとも・・一方のヘテロ接合面をＬＯ（縦型光学的）フ
ォノンブランチに振動数の重なりのない化合物半導体層
の重ね合せによって構成し、ＬＯフォノン散乱による２
次元キャリアガス層におけるキャリアの移動度の低下、
速度の低下を回避し、更にキャリアのシート密度の向上
をはかる。
□て、そのキャリ）′走行半導体層の夫々２次元キャリ
アガス層を“形成する２つのヘテロ接合面のうち、の少
くとも・・一方のヘテロ接合面をＬＯ（縦型光学的）フ
ォノンブランチに振動数の重なりのない化合物半導体層
の重ね合せによって構成し、ＬＯフォノン散乱による２
次元キャリアガス層におけるキャリアの移動度の低下、
速度の低下を回避し、更にキャリアのシート密度の向上
をはかる。
２次元キャリアガス層をキャリア走行チャンネルとして
用いたＦＥＴは、その２次元キャリアガス屓の利用によ
って不純物散乱によるキャリアの移動度が無視できて高
い移動度が期待できるという利点があるが、反面、キャ
リアのシート密度が低いという問題点がある。これに対
処して、共通のキャリア走行層に対しこれを挟んでその
両面に電子供給層となるワイドギャップ半導体層による
２・つのヘテロ接合面を形成して２つの２次元キャリア
ガス屓を形成し、これによってキャリア密度を倍加させ
るようにしたダブルヘテロ接合面による２次元キャリア
ガス層によるＦＥＴが提案された。
用いたＦＥＴは、その２次元キャリアガス屓の利用によ
って不純物散乱によるキャリアの移動度が無視できて高
い移動度が期待できるという利点があるが、反面、キャ
リアのシート密度が低いという問題点がある。これに対
処して、共通のキャリア走行層に対しこれを挟んでその
両面に電子供給層となるワイドギャップ半導体層による
２・つのヘテロ接合面を形成して２つの２次元キャリア
ガス屓を形成し、これによってキャリア密度を倍加させ
るようにしたダブルヘテロ接合面による２次元キャリア
ガス層によるＦＥＴが提案された。
しかしながら、このようなダブルヘテロ接合型の２次元
キャリアガス層によるＦＥＥＴにおいても、特に１００
Ｋ以上の温度では、その２次元キャリアガス屓において
ＬＯフォノン散乱によるキャリアの移動度の低下、速度
の低下が問題となってくる。
キャリアガス層によるＦＥＥＴにおいても、特に１００
Ｋ以上の温度では、その２次元キャリアガス屓において
ＬＯフォノン散乱によるキャリアの移動度の低下、速度
の低下が問題となってくる。
このことは、２つのヘテロ接合面を設け、夫々異るキャ
リア移動度の２次元キャリアガス層のチャンネルを構成
し、これらチャンネルを切り換え利用することによって
速度変調を行うようにしたダブルヘテロ接合型ＶＭＴに
関しても、例えば、本来充分高い移動度と速度をもって
形成されるべき側のチャンネルにおいても、上述したＬ
Ｏフォノン散乱の問題によって、充分高い移動度と速度
を得ることができないという問題点がある。
リア移動度の２次元キャリアガス層のチャンネルを構成
し、これらチャンネルを切り換え利用することによって
速度変調を行うようにしたダブルヘテロ接合型ＶＭＴに
関しても、例えば、本来充分高い移動度と速度をもって
形成されるべき側のチャンネルにおいても、上述したＬ
Ｏフォノン散乱の問題によって、充分高い移動度と速度
を得ることができないという問題点がある。
本発明は上述したダブルヘテロ接合型の２次元キャリア
ガス層型半導体装置における少くとも一方の２次元キャ
リアガス層のＬＯフォノン散乱による影響の問題を回避
してキャリア密度が大で、高い移動度を有するキャリア
走行チャンネルを形成する。
ガス層型半導体装置における少くとも一方の２次元キャ
リアガス層のＬＯフォノン散乱による影響の問題を回避
してキャリア密度が大で、高い移動度を有するキャリア
走行チャンネルを形成する。
本発明は、例えば第１図、或いは第３図に示すよ・うに
、キャリアを局在させるキャリア走行半導体層（３）を
挟んでその両面に、第２図及び第４図に夫々そのコンダ
クションバンド側のエネルギーバンドモデルを示すよう
に、キャリア走行半導体層（３）に比しワイドギャップ
の半導体より成り、キャリア走行半導体層（３）に対し
キャリアの供給を行う第１及び第２のキャリア供給層（
１１及び（２）を設け、第１及び第２のヘテロ接合面Ｊ
工及びＪ２を有する構造とする。この構造において、特
に本発明においては、例えば第１図に示すように再接合
面Ｊ１及びＪ２を、或いは第３図に示すように一方の接
合Ｊ□を、キャリア走行半導体層（３）に比し、バンド
ギャップが広い第１及び第２のワイドギャップ半導体薄
膜層（１１） （１２）によって構成する。
、キャリアを局在させるキャリア走行半導体層（３）を
挟んでその両面に、第２図及び第４図に夫々そのコンダ
クションバンド側のエネルギーバンドモデルを示すよう
に、キャリア走行半導体層（３）に比しワイドギャップ
の半導体より成り、キャリア走行半導体層（３）に対し
キャリアの供給を行う第１及び第２のキャリア供給層（
１１及び（２）を設け、第１及び第２のヘテロ接合面Ｊ
工及びＪ２を有する構造とする。この構造において、特
に本発明においては、例えば第１図に示すように再接合
面Ｊ１及びＪ２を、或いは第３図に示すように一方の接
合Ｊ□を、キャリア走行半導体層（３）に比し、バンド
ギャップが広い第１及び第２のワイドギャップ半導体薄
膜層（１１） （１２）によって構成する。
これらワイドギャップ半導体層（１１）及び（１２）と
キャリア走行半導体層（３）とはその運動量−振動数分
散図のし０フオノンブランチが例えば第５図中曲線（５
１Ａ）及び（５１Ｂ ”）に示すように互いに振動数に
重なりのない化合物半導体によって構成する。すなわち
、例えば各半導体（３）及び薄膜層（１１）（１２）が
、夫々ＡとＢ、ＣとＤの各元素による化合物半導体（Ａ
Ｂ）及び（ＣＤ）から成る場合、各化合物半導体の各構
成元素のうち、夫々その原子量の小さい方の元素同志の
原子量に大きな差がある材料を選定するものであり、例
えば（ＡＢ）としてＧａＡｓを、（ＣＤ）としてＡｌｌ
Ａｓを用いることができる。このような系においては、
ＧａＡｓ的及びＡ１＾Ｓ的ＬＯフォノンが互いに他の層
中にしみこむことができず、各々の層にとじ込められて
しまう。
キャリア走行半導体層（３）とはその運動量−振動数分
散図のし０フオノンブランチが例えば第５図中曲線（５
１Ａ）及び（５１Ｂ ”）に示すように互いに振動数に
重なりのない化合物半導体によって構成する。すなわち
、例えば各半導体（３）及び薄膜層（１１）（１２）が
、夫々ＡとＢ、ＣとＤの各元素による化合物半導体（Ａ
Ｂ）及び（ＣＤ）から成る場合、各化合物半導体の各構
成元素のうち、夫々その原子量の小さい方の元素同志の
原子量に大きな差がある材料を選定するものであり、例
えば（ＡＢ）としてＧａＡｓを、（ＣＤ）としてＡｌｌ
Ａｓを用いることができる。このような系においては、
ＧａＡｓ的及びＡ１＾Ｓ的ＬＯフォノンが互いに他の層
中にしみこむことができず、各々の層にとじ込められて
しまう。
そして、ワイドギャップ半導体薄膜Ｊｉ！（１１）及び
（１２）はその厚さを１〜３原子層とし、ＬＯフォノン
については充分局在させ電子については、トンネルを許
すようにする。キャリアを局在させるキャリア走行半導
体層（３）は、その厚さａを、ａ≦□
・・・・（１）とする、ｑはこのキャリア、例えば
電子を局在させる半導体層（３）におけるキャリアの運
動量であって、このｑは ｑ”ｍｖＳ ・・・・（２）であり、ｍＩ
′はキャリアの有効質量、ＶＳはこの半導体層（３）の
構成材料のバルク中、でのキャリアの飽和速度である。
（１２）はその厚さを１〜３原子層とし、ＬＯフォノン
については充分局在させ電子については、トンネルを許
すようにする。キャリアを局在させるキャリア走行半導
体層（３）は、その厚さａを、ａ≦□
・・・・（１）とする、ｑはこのキャリア、例えば
電子を局在させる半導体層（３）におけるキャリアの運
動量であって、このｑは ｑ”ｍｖＳ ・・・・（２）であり、ｍＩ
′はキャリアの有効質量、ＶＳはこの半導体層（３）の
構成材料のバルク中、でのキャリアの飽和速度である。
すると、とじこめられた運動量π／ａは、ｑに対し−２
９なる関係をみたす。
９なる関係をみたす。
一方、ペテロ接合面Ｊ１及びＪ２にその面方向に電界を
与える手段、すなわち、ソース及びドレイン各電極（４
ｓ）及び（４ｄ）を設ける。
与える手段、すなわち、ソース及びドレイン各電極（４
ｓ）及び（４ｄ）を設ける。
そして、ソース及びドレイン電極（４ｓ）及び（４ｄ）
間にゲート電極（５Ｇ）、或いは第１及び第２のゲート
電極（５Ｇｓ）及び（５Ｇ２）が設けられる。
間にゲート電極（５Ｇ）、或いは第１及び第２のゲート
電極（５Ｇｓ）及び（５Ｇ２）が設けられる。
このような構成において、各ゲート電極（５Ｇ） 。
（５Ｇよ）及び（５Ｇ２ ）に所要の電圧を印加すれば
、キャリア走行半導体層（３）の各ヘテロ接合面Ｊ工及
びｊ２側に２次元キャリアガス層によるキャリア走行チ
ャンネルＣ１及びＣ２を生成、消滅するなど制御するこ
とができる。
、キャリア走行半導体層（３）の各ヘテロ接合面Ｊ工及
びｊ２側に２次元キャリアガス層によるキャリア走行チ
ャンネルＣ１及びＣ２を生成、消滅するなど制御するこ
とができる。
上述の本発明構成によれば、少くとも一方のヘテロ接合
面においてキャリアを局在させたことによってキャリア
のシート密度ｎｓが高められると共に、この接合面にお
いてＬＯフォノンを局在させたことによりこの接合面に
関わる２次元キャリアガス層のキャリア移動度を高める
ことができる。
面においてキャリアを局在させたことによってキャリア
のシート密度ｎｓが高められると共に、この接合面にお
いてＬＯフォノンを局在させたことによりこの接合面に
関わる２次元キャリアガス層のキャリア移動度を高める
ことができる。
因みに、キャリア移動度μは、
μ侃□ ・・・・（３）（Ｗはキャ
リアとＬＯフォノンとの散乱確率）であり、Ｗは、 Ｗｏｃ ５Ｍ” ４’ ｒ ｄ” Ｐ ・・
・・（４１（Ｍはマトリックスエレメント）である、今
、本発明装置におけるキャリア走行半導体層（３）とワ
イドギャップ半導体薄膜層（１１）または（１２） と
の積層によるいわば、超格子構造によるマトリックスエ
レメントｙＩ ＬＦＴ ＳＬと、超格子構造によらない
化合物半導体バルクのそれＭ２Ｏとの比についてみると
、例えば、ワークブック・オン・インターナショナル・
コンファランス・オン・エレクトロニック・プロバティ
ーズ・オン・２−ディメンシラナル・システム（Ｎ、Ｓ
ａｗａｋｉ、 Ｗｏｒｋｂｏｏｋ ｏｆ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌｃｏｎｆｅｒｅｎｃｅ ｏｎ ｅｌ
ｅｃｔｒｏｎｉｃ ｐｒｏｐｅｒｔｉｅｓ ｏｆ
２−ｄｉｍｅｎｓｉｏｎｓｙｓｔｅｍ、 Ｋｙｏｔｏ
＋ １９８５＋ Ｐ６３９）にあるように、ｑＪ２＋（
ｑｚｉ ）’ ・・・・（５） である。こ−に、Ｑｚは、超格子構造の接合面と直交す
る方向のキャリアの運動量であり、ｑ上はそれに直交す
る方向の運動量である。上述した本発明構成では、キャ
リアの走行方向を半導体ｒｆｉ （３）及びワイドギヤ
ツブ半導体ｉＦＪ層（１１）または（１２）のヘテロ接
合面Ｊ１またはＪ２の面方向に選定したことにより、ｑ
ｚ〜０である。これによれば、（５）式から ｑ↓２ Ｍ ｕＴ！ＥＬ ／ Ｍ ３０ ＝ □ｑＪ２＋（）
２ ・・・・（５）′ となる。
リアとＬＯフォノンとの散乱確率）であり、Ｗは、 Ｗｏｃ ５Ｍ” ４’ ｒ ｄ” Ｐ ・・
・・（４１（Ｍはマトリックスエレメント）である、今
、本発明装置におけるキャリア走行半導体層（３）とワ
イドギャップ半導体薄膜層（１１）または（１２） と
の積層によるいわば、超格子構造によるマトリックスエ
レメントｙＩ ＬＦＴ ＳＬと、超格子構造によらない
化合物半導体バルクのそれＭ２Ｏとの比についてみると
、例えば、ワークブック・オン・インターナショナル・
コンファランス・オン・エレクトロニック・プロバティ
ーズ・オン・２−ディメンシラナル・システム（Ｎ、Ｓ
ａｗａｋｉ、 Ｗｏｒｋｂｏｏｋ ｏｆ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌｃｏｎｆｅｒｅｎｃｅ ｏｎ ｅｌ
ｅｃｔｒｏｎｉｃ ｐｒｏｐｅｒｔｉｅｓ ｏｆ
２−ｄｉｍｅｎｓｉｏｎｓｙｓｔｅｍ、 Ｋｙｏｔｏ
＋ １９８５＋ Ｐ６３９）にあるように、ｑＪ２＋（
ｑｚｉ ）’ ・・・・（５） である。こ−に、Ｑｚは、超格子構造の接合面と直交す
る方向のキャリアの運動量であり、ｑ上はそれに直交す
る方向の運動量である。上述した本発明構成では、キャ
リアの走行方向を半導体ｒｆｉ （３）及びワイドギヤ
ツブ半導体ｉＦＪ層（１１）または（１２）のヘテロ接
合面Ｊ１またはＪ２の面方向に選定したことにより、ｑ
ｚ〜０である。これによれば、（５）式から ｑ↓２ Ｍ ｕＴ！ＥＬ ／ Ｍ ３０ ＝ □ｑＪ２＋（）
２ ・・・・（５）′ となる。
そして、本発明においては、ａを、（１）式のπ
（３）式及び（４）式から移動度μが充分太き（なるこ
とが分る。
とが分る。
第１図を参照して、ダブルヘテロ接合型の２次元電子ガ
ス層チャンネル型のＦＥＴを構成する場合の一例につい
て説明する。この場合、例えばＣｒドープの半絶縁性の
ＧａＡｓ化合物半導体基板（２１）上に順次第２のキャ
リア供給半導体層（２）、第２のワイドギャップ半導体
薄膜層（１２） と、キャリアすなわち電子走行半導体
層（３）と第１のワイドギャップ半導体薄膜層（１１）
と第１のキャリア供給半導体層（２）とをＭＯＣＶＤ法
（有機金属気相成長法）、或いはＭＢＲ（分子線エピタ
キシー法）にょっ°ζ連続的にエピタキシーし、キャリ
ア走行層（３）を挟んでその両面に第１及び第２のヘテ
ロ接合面Ｊ１及びＪ２を形成する。
ス層チャンネル型のＦＥＴを構成する場合の一例につい
て説明する。この場合、例えばＣｒドープの半絶縁性の
ＧａＡｓ化合物半導体基板（２１）上に順次第２のキャ
リア供給半導体層（２）、第２のワイドギャップ半導体
薄膜層（１２） と、キャリアすなわち電子走行半導体
層（３）と第１のワイドギャップ半導体薄膜層（１１）
と第１のキャリア供給半導体層（２）とをＭＯＣＶＤ法
（有機金属気相成長法）、或いはＭＢＲ（分子線エピタ
キシー法）にょっ°ζ連続的にエピタキシーし、キャリ
ア走行層（３）を挟んでその両面に第１及び第２のヘテ
ロ接合面Ｊ１及びＪ２を形成する。
そして、ソース及びドレイン各電極（４Ｓ）及び（４ｄ
）を、第１のキャリア供給半導体層（１）上から第１及
び第２のヘテロ接合面Ｊ１及びＪ２に到る深さにアロイ
して形成し、両電極（４Ｓ）及び（４ｄ）間に例えばシ
ョットキーゲート電極（５Ｇ）を形成する。
）を、第１のキャリア供給半導体層（１）上から第１及
び第２のヘテロ接合面Ｊ１及びＪ２に到る深さにアロイ
して形成し、両電極（４Ｓ）及び（４ｄ）間に例えばシ
ョットキーゲート電極（５Ｇ）を形成する。
第１及び第２のキャリア供給半導体層＋１）及び（２）
は、ｎ型の例えば八Ｉｌｏ、３Ｇａｏ、ｙ Ａｓより成
る化合物半導体層によって構成し、キャリア走行半導体
Ｊｉｉ （３）はＧａＡｓによって構成し、第１及び第
２のワイドギャップ半導体薄膜層（１１）及び（１２）
は例えば２原子層のへＩＡｓ化合物半導体層によって構
成する。
は、ｎ型の例えば八Ｉｌｏ、３Ｇａｏ、ｙ Ａｓより成
る化合物半導体層によって構成し、キャリア走行半導体
Ｊｉｉ （３）はＧａＡｓによって構成し、第１及び第
２のワイドギャップ半導体薄膜層（１１）及び（１２）
は例えば２原子層のへＩＡｓ化合物半導体層によって構
成する。
このような構成によれば、キャリア走行半導体層（３）
の両面に第１及び第２の２次元電子ガス層のチャンネル
Ｃ１及びＣ２が形成されたダブルヘテロ接合型の２次元
電子ガス層型のＦＥＴが構成され、このコンダクシッン
バンド側のエネルギーバンドモデルは第２図に示すよう
になる。
の両面に第１及び第２の２次元電子ガス層のチャンネル
Ｃ１及びＣ２が形成されたダブルヘテロ接合型の２次元
電子ガス層型のＦＥＴが構成され、このコンダクシッン
バンド側のエネルギーバンドモデルは第２図に示すよう
になる。
第３図は本発明による速度変調トランジスタの一例を示
すもので、この場合においては、基板（２１）に第２の
ゲート電極（５Ｇ２）となるｎ型の埋込み層を設け、第
１のチャンネルＣ１を形成する第１のヘテロ接合面Ｊ１
にのみ第１のワイドギャップの例えば２元化合物半導体
薄膜層（１１）を設けて、第１のチャンネルＣ１に関し
て高い電子移動度が得られるようにした場合である。第
４図はこの場合のエネルギーバンドモデルを示す。尚、
第３図において第１図と対応する部分には同一符号を付
して重複説明を省略する。この場合、第１及び第２のゲ
ート電極（５Ｇ１）及び（５Ｇ２ ）への印加電圧によ
って第１及び第２のチャンネルＣ１及びＣ２を切換動作
せしめるものである。
すもので、この場合においては、基板（２１）に第２の
ゲート電極（５Ｇ２）となるｎ型の埋込み層を設け、第
１のチャンネルＣ１を形成する第１のヘテロ接合面Ｊ１
にのみ第１のワイドギャップの例えば２元化合物半導体
薄膜層（１１）を設けて、第１のチャンネルＣ１に関し
て高い電子移動度が得られるようにした場合である。第
４図はこの場合のエネルギーバンドモデルを示す。尚、
第３図において第１図と対応する部分には同一符号を付
して重複説明を省略する。この場合、第１及び第２のゲ
ート電極（５Ｇ１）及び（５Ｇ２ ）への印加電圧によ
って第１及び第２のチャンネルＣ１及びＣ２を切換動作
せしめるものである。
本発明装置によれば、例えば第１図の例では両チャンネ
ルＣ１及びＣ２に関し、また第３図の例では一方のチャ
ンネルに関して、その２次元キャリアガス層によるチャ
ンネルのキャリアのシート密度ｎｓを高めることができ
ることによってｇｒａの向上がはかられる。また、ＬＯ
フォノンの閉じ込めを行うようにしたことによって１０
０に以上の高い温度においても高いキャリア移動度が得
られ高速度化が実現できる。さらに、飽和速度ｖｇの上
昇をも、もたらすことが期待される。今、例えば高純物
ｎ−ＧａＡｓ結晶の電子移動度の温度依存性をみると、
第６図に示すようにその総合的電子移動度は曲線（６１
）に示すように１００Ｋ程度以上で急激に低下する。同
図において曲線（６２）はイオン化不純物によるもの、
（６４）はＬＯフォノンによるもの、（６３）は中性不
純物によるもの、（６５）はディフォメーションポテン
シャルによるものであり（６６）はピエゾエレクトリッ
ク散乱によるものである。
ルＣ１及びＣ２に関し、また第３図の例では一方のチャ
ンネルに関して、その２次元キャリアガス層によるチャ
ンネルのキャリアのシート密度ｎｓを高めることができ
ることによってｇｒａの向上がはかられる。また、ＬＯ
フォノンの閉じ込めを行うようにしたことによって１０
０に以上の高い温度においても高いキャリア移動度が得
られ高速度化が実現できる。さらに、飽和速度ｖｇの上
昇をも、もたらすことが期待される。今、例えば高純物
ｎ−ＧａＡｓ結晶の電子移動度の温度依存性をみると、
第６図に示すようにその総合的電子移動度は曲線（６１
）に示すように１００Ｋ程度以上で急激に低下する。同
図において曲線（６２）はイオン化不純物によるもの、
（６４）はＬＯフォノンによるもの、（６３）は中性不
純物によるもの、（６５）はディフォメーションポテン
シャルによるものであり（６６）はピエゾエレクトリッ
ク散乱によるものである。
１００に程度以上の電子移動度の低下は、ＬＯフォノン
による依存性が大である。ところが本発明によれば、Ｌ
Ｏフォノンの閉じ込めを行うようにしたことから移動度
の特に１００に以上の高温での低下を効果的に改善でき
るものであり、この２次元キャリアガス屓チャンネルに
おいて、高速性を維持したまま室温附近での使用を可能
にするなどの多くの利益をもたらす。
による依存性が大である。ところが本発明によれば、Ｌ
Ｏフォノンの閉じ込めを行うようにしたことから移動度
の特に１００に以上の高温での低下を効果的に改善でき
るものであり、この２次元キャリアガス屓チャンネルに
おいて、高速性を維持したまま室温附近での使用を可能
にするなどの多くの利益をもたらす。
第１図及び第３図は夫々本発明による半導体装置の路線
的拡大断面図、第２図及び第４図は夫々そのバンドモデ
ル図、第５図は運動量−振動数分子＆図、第６図は電子
移動度の温度依存性を示す図である。 （２１）は基板、（１）及び（２）は第１及び第２のキ
ャリア供給層、（３）はキャリア走行層、（１１）及び
（１２）は第１及び第２のワイドギャップ半導体層であ
る。
的拡大断面図、第２図及び第４図は夫々そのバンドモデ
ル図、第５図は運動量−振動数分子＆図、第６図は電子
移動度の温度依存性を示す図である。 （２１）は基板、（１）及び（２）は第１及び第２のキ
ャリア供給層、（３）はキャリア走行層、（１１）及び
（１２）は第１及び第２のワイドギャップ半導体層であ
る。
Claims (1)
- 【特許請求の範囲】 キャリアを局在させるキャリア走行半導体層と、該キャ
リア走行半導体層を挟んでその両面に夫々ヘテロ接合面
を形成するワイドギャップのキャリア供給層が設けられ
、上記キャリア走行半導体層の両面に夫々２次元キャリ
アガス層による第１及び第２のキャリア走行チャンネル
を形成するようにしたダブルヘテロ接合型の半導体装置
において、上記第１及び第２のヘテロ接合面の少なくと
も一方を、分散関係においてＬＯフォノンブランチが上
記キャリア走行半導体層のＬＯフォノンブランチと振動
数の重なりがないワイドギャップ半導体薄膜層とのヘテ
ロ接合面によって構成され、 上記キャリア走行半導体層は、その厚さａを、ａ≦π／
ｑ （但し、ｑは上記キャリア走行半導体層におけるキャリ
アの運動量ｑ＝ｍ＾※ｖｓであり、ｍ＾※はキャリアの
有効質量、ｖｓは該半導体層の構成材料のバルク中での
キャリアの飽和速度）とし、キャリアの走行方向を上記
ヘテロ接合面に沿う方向に選定する電界印加手段を具備
する ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318186A JPS62219967A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318186A JPS62219967A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219967A true JPS62219967A (ja) | 1987-09-28 |
Family
ID=13221817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318186A Pending JPS62219967A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219967A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055891A (en) * | 1990-05-31 | 1991-10-08 | Hewlett-Packard Company | Heterostructure transistor using real-space electron transfer |
| WO1991016730A1 (en) * | 1990-04-26 | 1991-10-31 | Lucas Industries Public Limited Company | Insulated gate bipolar transistor |
| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| US5266506A (en) * | 1990-07-31 | 1993-11-30 | At&T Bell Laboratories | Method of making substantially linear field-effect transistor |
| JPH0832051A (ja) * | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
| JP2008057870A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | 冷凍装置 |
| JP2008057852A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | 冷凍装置 |
-
1986
- 1986-03-20 JP JP6318186A patent/JPS62219967A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991016730A1 (en) * | 1990-04-26 | 1991-10-31 | Lucas Industries Public Limited Company | Insulated gate bipolar transistor |
| US5055891A (en) * | 1990-05-31 | 1991-10-08 | Hewlett-Packard Company | Heterostructure transistor using real-space electron transfer |
| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| US5266506A (en) * | 1990-07-31 | 1993-11-30 | At&T Bell Laboratories | Method of making substantially linear field-effect transistor |
| JPH0832051A (ja) * | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
| JP2008057870A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | 冷凍装置 |
| JP2008057852A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | 冷凍装置 |
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