JPS622178A - Input buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関し、特に大規模集積回路
のテストに使用する入力バッファ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input buffer circuit, and more particularly to an input buffer circuit used for testing large-scale integrated circuits.
第３図（ａｌおよび５）は第１および第２の従来例の回
路図である。Figures 3 (al and 5) are circuit diagrams of the first and second conventional examples.
従来、この種の入力バッファ回路は、第３図に示すよう
な２人力３出力の構成であった。第３図（ａ）に示す第
１の従来例は、否定和ゲート（以下ＮＯＲゲート）５１
、入力端子５２，５３．ＮＯＲゲート５１の出力端子５
４からなる。また、第３図（ｂｌに示す第２の従来例は
、否定績ゲート（以下ＮＡＮＤ ゲート）６１１入力端
子６２，６３、ＮＡＮＤゲート６１の出力端子６４から
なる。ＮＯＲゲート５１およびＮＡＮＤ ゲート６１は
、正の電源電圧ｖＤＤと負の電源電圧ＷｓｓＯ間で動作
する。Conventionally, this type of input buffer circuit has had a two-man power, three-output configuration as shown in FIG. In the first conventional example shown in FIG. 3(a), a negative sum gate (hereinafter referred to as NOR gate) 51
, input terminals 52, 53 . Output terminal 5 of NOR gate 51
Consists of 4. In addition, the second conventional example shown in FIG. It operates between a positive power supply voltage vDD and a negative power supply voltage WssO.
ここで、正の電源電圧ＶＤＤは基準電圧ＶＲより高い電
圧であり、負の電源電圧Ｖ８８は基準電圧ｖＲより低い
電圧である。また、入力端子５２，５３゜６２．６３に
は正の電源電圧ｖＤＤおよび負の電源電圧Ｖ８Ｓの２種
の電圧レベルが入力される。Here, the positive power supply voltage VDD is higher than the reference voltage VR, and the negative power supply voltage V88 is lower than the reference voltage vR. Furthermore, two voltage levels, a positive power supply voltage vDD and a negative power supply voltage V8S, are input to the input terminals 52, 53°62.63.
次に、従来例の動作について説明する。第３図（ａｌの
第１の従来例では、入力端子５２に正の電源電圧Ｖ Ｄ
Ｄ ｔ ｓ入力端子５３に負の電源電圧ＶＢ２金それぞ
れ入力すると、ＮＯＲゲート５１（Ｄ出力端子５４には
負の電源電圧Ｖ８Ｂが出力される。次に、入力端子５２
に負の電源電圧ＶｇＳを、入力端子５３に正の電源電圧
Ｖｏｎｆｒそれぞれ入力すると、ＮＯＲゲート５１の出
力端子５４にに負の電源電圧Ｖ８８が出力される。さら
に、入力端子５２および５３に共に負の電源電圧Ｖｓｓ
ｔ−人力すると、ＮＯＲゲート５１の出力端子５４には
正の電源電圧ｖＤＤが出力される。Next, the operation of the conventional example will be explained. In the first conventional example of FIG.
When a negative power supply voltage VB2 is input to the Dts input terminal 53, a negative power supply voltage V8B is output to the NOR gate 51 (D output terminal 54).
When a negative power supply voltage VgS is input to the input terminal 53 and a positive power supply voltage Vonfr is input to the input terminal 53, a negative power supply voltage V88 is output to the output terminal 54 of the NOR gate 51. Furthermore, input terminals 52 and 53 both have a negative power supply voltage Vss.
When t-manual power is applied, a positive power supply voltage vDD is output to the output terminal 54 of the NOR gate 51.
第１表
以上の論理を第１表に示すが、入力端子５２および５３
と出力端子５４において、正の電源電圧ｖＤＤとなる論
理に注目すれば、２種類の入力で３種類の異った組合せ
の入出力状態が作り出せる。The logic in Table 1 and above is shown in Table 1, and the input terminals 52 and 53
If we pay attention to the logic that results in a positive power supply voltage vDD at the output terminal 54, three different combinations of input/output states can be created using two types of inputs.
第３図ｔｂｌの第２の従来例では、入力端子６２に負の
電源電圧Ｖｓｓｔ−１入力端子６３に正の電源電圧ｖＤ
Ｄをそれぞれ入力すると、ＮＡＮＤゲート６１の出力端
子６４には正の電源電圧ｖＤＤが出力される。次に、入
力端子６２に正の電源電圧ｖＤＤｔ−１入力端子６３に
負の電源電圧ＶＳ８をそれぞれ入力すると、ＮＡＮＤ
ゲー）６１の出力端子°６４には正の電源電圧ＶＤＤが
出力される。さらに、入力端子６２および６３に共に正
の電源電圧ＶＤＤｔ−人力すると、ＮＡＮＤ ゲート６
１の出力端子６４には負の電源電圧Ｖ８８が出力される
。以上の論理を第２表に示すが、入力端子６２および６
３と出力端子６４において、負の電源電圧ＶＳ８となる
論理に注目すれば、２種類の入力で３植類の異っ九組合
せの入出力状態が作り出せる。In the second conventional example shown in FIG.
When inputting D, a positive power supply voltage vDD is outputted to the output terminal 64 of the NAND gate 61. Next, when a positive power supply voltage vDDt-1 is input to the input terminal 62 and a negative power supply voltage VS8 is input to the input terminal 63, the NAND
A positive power supply voltage VDD is outputted to the output terminal 64 of the game controller 61. Furthermore, when input terminals 62 and 63 are both supplied with a positive power supply voltage VDDt, the NAND gate 6
A negative power supply voltage V88 is output to the output terminal 64 of 1. The above logic is shown in Table 2, and the input terminals 62 and 6
If we pay attention to the logic that results in a negative power supply voltage VS8 at the input terminal 3 and the output terminal 64, nine different input/output states of the three plants can be created with two types of inputs.
第２表
〔発明が解決しようとする問題点〕
上述し九従来の入力バッファ回路は、２個の入力端子を
必要とするので、入出力端子数を多く必要トする回路の
テストには、入出力端子数を制限しなければならず、逆
に端子数の少ない回路のテストには、この人力バッファ
回路の入力端子を設けることができず、大規模集積回路
のテストが容易に行えないという欠点がある。Table 2 [Problems to be Solved by the Invention] The nine conventional input buffer circuits described above require two input terminals. The disadvantage is that the number of output terminals must be limited, and conversely, input terminals for this manual buffer circuit cannot be provided when testing circuits with a small number of terminals, making it difficult to test large-scale integrated circuits. There is.
本発明の入力バッファ回路は、共通の入力信号の正の電
源電圧と負の電源電圧の間で動作し且つ基準電位より高
い閾値電圧および低い閾値電圧をそれぞれ有する第１お
よび第２の論理部と、前記第、１および第２の論理部か
らの信号を論理して出力する第３の論理部とからなり、
前記入力信号に対して前記第１ないし第３の論理部から
組合せの異なる３種類の電位の出力信号金得ている。The input buffer circuit of the present invention operates between a positive power supply voltage and a negative power supply voltage of a common input signal, and has first and second logic parts each having a higher threshold voltage and a lower threshold voltage than a reference potential. , a third logic section that logics and outputs the signals from the first, first and second logic sections,
In response to the input signal, output signals of three different potentials in different combinations are obtained from the first to third logic sections.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロツク図、第２図（ａｌ
ないしくｄｌは本実施例に基づくそれぞれ第１ないし第
４の実施例の回路図である。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 (al.
and dl are circuit diagrams of the first to fourth embodiments, respectively, based on the present embodiment.
第１図に示すように本実施例は、正の電源電圧ｖＤＤと
負の電源電圧Ｖｌｉ８の間で動作して基準電位ｖＢより
高い閾値電圧（以下正の閾値電圧ＶＴＲＰ ）を有し、
入力信号に対応した論理を出力する第１論理回路１１正
の電源電圧ＶＤＤと負の電源電圧ＶＳＳＯ間で動作して
基準電位ｖＲより低い閾値電圧（以下負の閾値電圧Ｖｒ
ＨＮ）ｔ−有し、上記入力信号に対応した論理を出力す
る第２論理回路２、第１論理回路ｌおよび第２論理回路
２の出力を入力とする第３論理回路３、上記入力信号の
入力端子４、第１論理回路ｌの出力端子５、第２論理回
路２の出力端子６および第３論理回路３の出力端子７か
らなる。As shown in FIG. 1, this embodiment operates between a positive power supply voltage vDD and a negative power supply voltage Vli8, and has a threshold voltage (hereinafter referred to as a positive threshold voltage VTRP) higher than a reference potential vB.
A first logic circuit 11 that outputs logic corresponding to an input signal operates between a positive power supply voltage VDD and a negative power supply voltage VSSO, and operates at a threshold voltage lower than a reference potential vR (hereinafter referred to as a negative threshold voltage Vr).
HN) t-, a second logic circuit 2 which outputs logic corresponding to the input signal, a third logic circuit 3 which receives the outputs of the first logic circuit l and the second logic circuit 2, It consists of an input terminal 4, an output terminal 5 of the first logic circuit 1, an output terminal 6 of the second logic circuit 2, and an output terminal 7 of the third logic circuit 3.
次に第２図により、本実施例に基づく第１ないし第４の
実施例の回路について説明する。Next, circuits of first to fourth embodiments based on this embodiment will be explained with reference to FIG.
第２図（ａｌに示す第１の実施例は、第１論理回路とし
て非反転出力回路１１．第２論理回路としてインバータ
１２％第３論理回路としてＮＯＲゲート１３をそれぞれ
使用している。すなわち、入力端子１４に供給される入
力信号は非反転出力回路１１およびインバータ１２に接
続され、非反転出力回路１１の出力は出力端子１５およ
びＮＯＲゲート１３の第１入力端に接続され、インバー
タ１２の出力は出力端子１６およびＮＯＲゲート１３の
第２入力端に接続され、ＮＯＲゲー）１３の出力は出力
端子１７に接続されている。非反転出力回路１１．イン
バータ１２およびＮＯＲゲート１３は正の電源電圧ＶＤ
Ｄと負の電源電圧Ｖ８８の間で動作し、非反転出力回路
１１は正の閾値電圧Ｖ ＴＨＰを有し、インバータ１２
は負の閾値電圧ＶＴＨＮｔ有している。The first embodiment shown in FIG. 2 (al) uses a non-inverting output circuit 11 as the first logic circuit, an inverter 12 as the second logic circuit, and a NOR gate 13 as the third logic circuit. The input signal supplied to the input terminal 14 is connected to the non-inverting output circuit 11 and the inverter 12, and the output of the non-inverting output circuit 11 is connected to the output terminal 15 and the first input terminal of the NOR gate 13, and the output of the inverter 12 is connected to the output terminal 16 and the second input terminal of the NOR gate 13, and the output of the NOR gate 13 is connected to the output terminal 17. Non-inverting output circuit 11. Inverter 12 and NOR gate 13 have positive power supply voltage VD
D and the negative power supply voltage V88, the non-inverting output circuit 11 has a positive threshold voltage V THP, and the inverter 12
has a negative threshold voltage VTHNt.
次に、この第１の実施例の動作について説明する。入力
端子１４からの入力信号が正の電源電圧ＶＤＤであると
きには、非反転出力回路１１の出力端子１５には正の電
源電圧ＶＤＤ％インバータ１２の出力端子１６には負の
電源電圧ｖ８８、従ってＮＯＲゲート１３の出力端子１
７には負の電源電圧ＶＳＳがそれぞれ出力される。次に
、入力端子１４からの入力信号が負の電源電圧ＶＳ８で
あるときには、非反転出力回路１１の出力端子１５には
負の電源電圧ｖ８８ｓインバータ１２の出力端子１６ｖ
ｃは正の電源電圧Ｖ−ＤＤ、従ってＮＯＲゲート１３の
出力端子１７には負の電源電圧ＶＳ８がそれぞれ出力さ
れる。さらに、入力端子１４からの入力信号が基準電位
ｖＲであるときには、非反転出力回路１１は正の閾値電
圧ＶＴＲＰ ｔ−有しているため出力端子１５には負ｄ
電源電圧ＶＢｓ、インバータ１２は負の閾値電圧Ｌｒｕ
Ｎｔ＝有している几め出力端子１６には負の電源電圧Ｖ
８８％従ってＮＯＲゲート１３の出力端子１７には正
の電源電圧ＶＤＤがそれぞれ出力され°る。以上の論理
を、第３表に示す。Next, the operation of this first embodiment will be explained. When the input signal from the input terminal 14 is a positive power supply voltage VDD, the output terminal 15 of the non-inverting output circuit 11 has a positive power supply voltage VDD%, and the output terminal 16 of the inverter 12 has a negative power supply voltage V88, therefore, NOR Output terminal 1 of gate 13
A negative power supply voltage VSS is output to each of the terminals 7 and 7. Next, when the input signal from the input terminal 14 is a negative power supply voltage VS8, the output terminal 15 of the non-inverting output circuit 11 has a negative power supply voltage V88s, and the output terminal 16V of the inverter 12
c is a positive power supply voltage V-DD, and therefore a negative power supply voltage VS8 is outputted to the output terminal 17 of the NOR gate 13, respectively. Furthermore, when the input signal from the input terminal 14 is at the reference potential vR, the non-inverting output circuit 11 has a positive threshold voltage VTRP t-, so the output terminal 15 has a negative
Power supply voltage VBs, inverter 12 has negative threshold voltage Lru
Nt = Negative power supply voltage V at the narrowed output terminal 16
88%. Therefore, the positive power supply voltage VDD is output to the output terminal 17 of the NOR gate 13. The above logic is shown in Table 3.
第３表
入力端子１４からの正の電源電圧Ｖ ＤＤ、負の電源電
圧Ｖ８Ｓおよび基準電位ｖＲとなる入力信号に対応して
、出力端子１５．１６および１７には正の電源電圧ＶＤ
Ｄがそれぞれ出力される。Table 3 Corresponding to the input signals from the input terminal 14 which are the positive power supply voltage VDD, the negative power supply voltage V8S and the reference potential vR, the output terminals 15, 16 and 17 are supplied with the positive power supply voltage VDD.
D is output respectively.
第２図（ｂ）に示す第２の実施例は、第１論理回路とし
て非反転出力回路２１．第２論理回路としてインバータ
２２、第３論理回路として排他的否定和ゲート（以下排
他的ＮＯＲゲート）２３ｔそれぞれ使用している。すな
わち、入力端子２４に供給される入力信号は非反転出力
回路２１およびインバータ２２に接続され、非反転出力
回路２１の出力は出力端子２５および排他的ＮＯＲゲー
ト２３の第１入力端に接続され、インバータ２２の出方
は出力端子２６および排他的ＮＯ凡ゲート２３の第２入
力端に接続され、排他的ＮＯ几ゲート２３の出力は出力
端子２７に接続されている。非反転出力回路２１１イン
バータ２２および排他的ＮＯＲ。In the second embodiment shown in FIG. 2(b), a non-inverting output circuit 21. An inverter 22 is used as the second logic circuit, and an exclusive NOR gate (hereinafter referred to as exclusive NOR gate) 23t is used as the third logic circuit. That is, the input signal supplied to the input terminal 24 is connected to the non-inverting output circuit 21 and the inverter 22, the output of the non-inverting output circuit 21 is connected to the output terminal 25 and the first input terminal of the exclusive NOR gate 23, The output of the inverter 22 is connected to the output terminal 26 and the second input terminal of the exclusive NO gate 23, and the output of the exclusive NO gate 23 is connected to the output terminal 27. Non-inverting output circuit 211 inverter 22 and exclusive NOR.
ゲート２３は正の電源電圧ＶＤＤと負の電源電圧Ｖ８ｇ
の間で動作し、非反転出力回路２１は正の閾値電圧Ｖ
ＴＩＰを有し、インバータ２２は負の閾値電圧ｖＴ■Ｎ
を有している。The gate 23 is connected to the positive power supply voltage VDD and the negative power supply voltage V8g.
The non-inverting output circuit 21 operates at a positive threshold voltage V
TIP, and the inverter 22 has a negative threshold voltage vT■N
have.
この第２の実施例の動作は、前述の第１の実施例の動作
と同様である。すなわち、第１および第２の論理回路に
相当する非反転回路２１およびインバータ２２は、第１
の実施例と同等な回路である。従って、出力端子２５お
よび２６には、第１の実施例の場合の出力端子１５およ
び１６と同じ出力を得る。第３論理回路は排他的ＮＯＲ
ゲート２３であり、第１の実施例の場合と異なる。しか
し、この排他的ＮＯＲゲート２３と第１の実施例のＮＯ
Ｒゲート１３は、入力が共に正の電源電圧ｖＤＤである
場合だけ論理出力が異なるが、他の入力の場合は同等で
ある。しかしこの排他的Ｎ０）ｌゲート２３の入力は、
第１の実施例のＮＯＲゲー）１３と同じく、入力が共に
正の電源電圧ＶＤＤになることはない。従って、論理は
第３表に示したものと同じになる。入力端子２４からの
正の電源電圧ｖＤＤ１負の電源電圧Ｖ８８および基準電
位ｖＲとなる入力信号に対応して、出力端子２５．２６
および２７には正の電源電圧ｖＤＤがそれぞれ出力され
る。The operation of this second embodiment is similar to that of the first embodiment described above. That is, the non-inverting circuit 21 and the inverter 22, which correspond to the first and second logic circuits,
This is a circuit equivalent to the embodiment. Therefore, the output terminals 25 and 26 have the same outputs as the output terminals 15 and 16 in the first embodiment. The third logic circuit is exclusive NOR
The gate 23 is different from that in the first embodiment. However, this exclusive NOR gate 23 and the NO of the first embodiment
The R gate 13 has different logic outputs only when both inputs are at the positive power supply voltage vDD, but is equivalent for other inputs. However, the input of this exclusive N0)l gate 23 is
As with the NOR game (13) of the first embodiment, both inputs do not become the positive power supply voltage VDD. Therefore, the logic will be the same as shown in Table 3. In response to the positive power supply voltage vDD1 from the input terminal 24 and the input signal serving as the negative power supply voltage V88 and the reference potential vR, the output terminals 25 and 26
A positive power supply voltage vDD is output to and 27, respectively.
第２図（Ｃ１に示す第３の実施例は、第１論理回路とし
てインバータ３１．第２論理回路として非反転出力回路
３２、第３論理回路としてＮＡＮＤゲート３３をそれぞ
れ使用している。すなわち、入力端子３４に供給される
入力信号はインバータ３１および非反転出力回路３２に
接続され、インバータ３１の出力は出力端子３５および
ＮＡＮＤ ゲート３３の第１入力端に接続され、非反転
出力回路３２の出力は出力端子３６およびＮＡＮＤ ゲ
ート３３の第２入力端に接続され、ＮＡＮＤ ゲート３
３の出力は出力端子３７に接続されている。インバータ
３１、非反転出力回路３２およびＮＡＮＤゲート３３は
正の電源電圧ｖＤＤと負の電源電圧ＶＢＢの間で動作し
、インバータ３１は正の閾値電圧ＶＴＨＰを有し、非反
転出力回路３２は負の閾値電圧ＶＴＨＮを有している。The third embodiment shown in FIG. 2 (C1) uses an inverter 31 as the first logic circuit, a non-inverting output circuit 32 as the second logic circuit, and a NAND gate 33 as the third logic circuit. That is, The input signal supplied to the input terminal 34 is connected to the inverter 31 and the non-inverting output circuit 32, and the output of the inverter 31 is connected to the output terminal 35 and the first input terminal of the NAND gate 33, and the output of the non-inverting output circuit 32 is connected to the output terminal 35 and the first input terminal of the NAND gate 33. is connected to the output terminal 36 and the second input terminal of the NAND gate 33, and the NAND gate 3
The output of No. 3 is connected to an output terminal 37. Inverter 31, non-inverting output circuit 32, and NAND gate 33 operate between positive power supply voltage vDD and negative power supply voltage VBB, inverter 31 has positive threshold voltage VTHP, and non-inverting output circuit 32 has negative It has a threshold voltage VTHN.
次に、この第３の実施例の動作について説明する。入力
端子３４からの入力信号が正の電源電圧ＶＤＩｌ１１で
あるときには、インバータ３１の出力端子３５には負の
電源電圧■ｓ８、非反転出力回路３２の出力端子３６に
は正の電源電圧ＶＤＤ％従ってＮＡＮＤ ゲート３３の
出力端子３７には正の電源電圧ｖＤＤがそれぞれ出力さ
れる。次に、入力端子３４からの入力信号が負の電源電
圧ＶＳＳであるときには、インバータ３１（Ｄ出力端子
３５には正の電源電圧ＶＤＤ、非反転出力回路３２の出
力端子３６には負の電源電圧Ｖ ｓａｗ従りてＮＡＮＤ
ゲート３３の出力端子３７には正の電源電圧ＶＤＤがそ
れぞれ出力される。さら−に、入力端子３４からの入力
信号が基準電位ｖＲであるときには、インバータ３１は
正の閾値電圧ＶＴＲＰ ｔ−有しているため、出力端子
３５には正の電源電圧■ＤＤ、非反転出力回路ｉ２は負
の閾値電圧Ｖ ’Ｉ’ＨＮを有して、いるため、出力端
子３６には正の電源電圧ｖＤＤ１従ってＮＡＮＤゲート
３３の出力端子３７には負の電源電圧Ｖ８８がそれぞれ
出力される。以上の論理を第４表に示す。Next, the operation of this third embodiment will be explained. When the input signal from the input terminal 34 is a positive power supply voltage VDIl11, the output terminal 35 of the inverter 31 receives a negative power supply voltage ■s8, and the output terminal 36 of the non-inverting output circuit 32 receives a positive power supply voltage VDD%. A positive power supply voltage vDD is output to the output terminal 37 of the NAND gate 33, respectively. Next, when the input signal from the input terminal 34 is a negative power supply voltage VSS, the inverter 31 (the D output terminal 35 has a positive power supply voltage VDD, and the output terminal 36 of the non-inverting output circuit 32 has a negative power supply voltage VSS). V saw then NAND
A positive power supply voltage VDD is output to the output terminal 37 of the gate 33, respectively. Furthermore, when the input signal from the input terminal 34 is at the reference potential vR, the inverter 31 has a positive threshold voltage VTRP t-, so the output terminal 35 has a positive power supply voltage ■DD, a non-inverted output. Since the circuit i2 has a negative threshold voltage V'I'HN, a positive power supply voltage VDD1 is outputted to the output terminal 36, and therefore a negative power supply voltage V88 is outputted to the output terminal 37 of the NAND gate 33. . The above logic is shown in Table 4.
入力端子３４からの正の電源電圧ｖＤＤ１負の電源電圧
ＶＳ８および基準電位■８となる入力信号に対応して、
出力端子３５．３６および３７には負の電源電圧Ｖ８８
がそれぞれ出力される。In response to an input signal that is a positive power supply voltage vDD1 from the input terminal 34, a negative power supply voltage VS8, and a reference potential ■8,
Output terminals 35, 36 and 37 have a negative supply voltage V88.
are output respectively.
第２図（ｄｌに示す第４の実施例は、第１論理回路とし
てインバータ４１．第２論理回路として非反転出力回路
４２、第３論理回路として排他的論理和ゲート（以下排
他的０几ゲー））４３ｉそれぞれ使用している。すなわ
ち、入力端子４４に供給される入力信号はインバータ４
１および非反転出力回路４２に接続され、インバータ４
１の出力は出力端子４５および排他的０凡ゲート４３の
第１入力端に接続され、非反転出力回路４２の出方は出
力端子４６および排他的ＯＲ，ゲート４３の第２入力端
に接続され、排他的ＯＲゲート４３の出方は出力端子４
７に接続されている。インバータ４１゜非反転出力回路
４２および排他的Ｏ几ゲート４３は正の電源電圧”ＤＤ
と負の電源電圧ＶＳＳＯ間で動作し１インノ９−夕４１
は正の閾値電圧ＶＴａｐ を有し、非反転出力回路４２
は負の閾値電圧ＶＴＨＮ金有している。The fourth embodiment shown in FIG. )) 43i are used. That is, the input signal supplied to the input terminal 44 is
1 and the non-inverting output circuit 42, and the inverter 4
The output of the non-inverting output circuit 42 is connected to the output terminal 46 and the second input of the exclusive OR gate 43. , the output of the exclusive OR gate 43 is the output terminal 4
7 is connected. The inverter 41° non-inverting output circuit 42 and the exclusive O gate 43 are connected to the positive power supply voltage "DD".
and the negative supply voltage VSSO.
has a positive threshold voltage VTap, and the non-inverting output circuit 42
has a negative threshold voltage VTHN.
この第４の実施例の動作は、前述の第３の実施例の動作
と同様である。すなわち、第１および第２の論理回路に
相当するインバータ４１および非反転出力回路４２は、
第３の実施例と同等な回路である。従って、出力端子４
５および４６には第３の実施例の場合の出力端子３５お
よび３６と同じ出力を帰る。第３論理回路は排他的ＯＲ
ゲート４３であり、第３の実施例０ＮＡＮＤゲートと異
なる。しかし、この排他的ＯＲゲート４３と第３の実施
例０ＮＡＮＤゲート３−３は、入力が共に負の電源電圧
Ｖ８８である場合だけ論理出力が異なるが、他の入力の
場合には同等である。しかしこの排他的ＯＲゲート４３
の入力は、第３の実施例のＮＡＮＤゲート３３と同じく
、入力が共に負の電源電圧Ｖ８Ｂになることはない。従
って、論理は第４表に示し九ものと同じになる。入力端
子４４からの正の電源電圧ＶＤＤＳ負の電源電圧ＶＳＳ
および基準電位ｖＲとなる入力信号に対応して、出力端
子４５．４６および４７には負の電源電圧Ｖ８８がそれ
ぞれ出力される。The operation of this fourth embodiment is similar to that of the third embodiment described above. That is, the inverter 41 and the non-inverting output circuit 42 corresponding to the first and second logic circuits are as follows.
This is a circuit equivalent to the third embodiment. Therefore, output terminal 4
The same outputs as output terminals 35 and 36 in the third embodiment are returned to terminals 5 and 46. The third logic circuit is exclusive OR
The gate 43 is different from the 0NAND gate of the third embodiment. However, this exclusive OR gate 43 and the third embodiment 0NAND gate 3-3 have different logic outputs only when both inputs are at the negative power supply voltage V88, but are equivalent for other inputs. However, this exclusive OR gate 43
As with the NAND gate 33 of the third embodiment, both inputs do not become the negative power supply voltage V8B. Therefore, the logic is the same as the nine shown in Table 4. Positive power supply voltage VDDS from input terminal 44 Negative power supply voltage VSS
A negative power supply voltage V88 is output to the output terminals 45, 46 and 47, respectively, in response to the input signal having the reference potential vR.
以上説明しｔように本発明は、１個の入力端子と、Ｗ、
ｌ、第２および第３の論理部と、各論理部の信号をそれ
ぞれ出力する第１．第２および第３の出力端子とを設け
ることにより、入力端子への１種類の電位の入力信号に
対して、出力端子には組合せの異なる３種類の電位の出
力信号が得られるので、大規模集積回路のテスト’ｔ−
容易に行うことができる効果がある。As explained above, the present invention has one input terminal, W,
1, a second and a third logic section, and a first .l, which outputs the signals of each logic section, respectively. By providing the second and third output terminals, for an input signal of one type of potential to the input terminal, output signals of three different potentials in different combinations can be obtained at the output terminal. Integrated circuit testing't-
It has an effect that can be done easily.
第１図は本発明の一実施例のグロクク図、第２図（ａ）
ないしけ）は本実施例に基づくそれぞれ第１ないし第４
０冥施例の回路図、第３図（ａｌおよび（ｂ）は第１お
よび第２の従来例の回路図である。
ｌ・・・・・・第１論理回路、２・・・・・・第２論理
回路、３・・・・・・第３論理回路、４，１４，２４．
３４．４４゜５２．５３，６２．６３・・・・・・入力
端子、５１６゜７．１５，１６，１７，２５，２６，２
７，３５゜３６ ．３７ ．４５ ．４６ ．４７ ．
５４ ．６４・・・・・。
出力端子、１１．−２１．３２．４２・・・・・・非反
転出力回路、１２，２２，３１．４１・・・・・・イノ
バータ、１３．５１・・・・・・ＮＯＲゲート、２３・
・・・・・排他的ＮＯＲゲート、３３．６１・・・・・
・ＮＡＮＤ ゲート、４３・・・・・・・排他的ＯＲ
ゲート。
＄ＩＷＪ
第 ３１Ｍ
Ｃα） Ｃ幻
Ｓｔ：Ｓ０尺ゲート
１／ ： ／ＶＡＮＤ’ｊ’−ト
５２．５３．ｔ２．１３ ： ソ５ｆｙｉ調り一子！
’ｌ、６４：也力堝子
茅 ｚｖｆＪ
（Ｃ） （ｄ）！１，２１．
．５２，４２ ： 非反転出力回路ｔ；ｚ、ｚ２，３
１．＜ｔ ： イン八−ｙ１３ ： ＮＯ尺ケ
゛−トFigure 1 is a diagram of one embodiment of the present invention, Figure 2 (a)
The barges) are the first to fourth ones based on this embodiment, respectively.
3 (al and (b) are circuit diagrams of the first and second conventional examples. l...First logic circuit, 2... - Second logic circuit, 3...Third logic circuit, 4, 14, 24.
34.44゜52.53, 62.63... Input terminal, 516゜7.15, 16, 17, 25, 26, 2
7,35°36. 37. 45. 46. 47.
54. 64... Output terminal, 11. -21.32.42...Non-inverting output circuit, 12,22,31.41...Inverter, 13.51...NOR gate, 23.
...Exclusive NOR gate, 33.61...
・NAND gate, 43...exclusive OR
Gate. $IWJ 31st M Cα) C Phantom St: S0 Shaku Gate 1/: /VAND'j'-to52.53. t2.13: Seo 5 fyi tone Ichiko!
'l, 64: Yarikikisako zvfJ (C) (d)! 1,21.
．． 52, 42: Non-inverting output circuit t; z, z2, 3
1. <t: In 8-y13: NO length case
Claims (1)
作し且つ基準電位より高い閾値電圧および低い閾値電圧
をそれぞれ有する第１および第２の論理部と、前記第１
および第２の論理部からの信号を論理して出力する第３
の論理部とからなり、前記入力信号に対して前記第１な
いし第３の論理部から組合せの異なる３種類の電位の出
力信号を得ることを特徴とする入力バッファ回路。first and second logic units that operate between a positive power supply voltage and a negative power supply voltage of a common input signal and have threshold voltages higher and lower than a reference potential, respectively;
and a third logic section that logics and outputs the signal from the second logic section.
an input buffer circuit, characterized in that the input buffer circuit comprises a logic section, and obtains output signals of three types of potentials in different combinations from the first to third logic sections in response to the input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141709A JPS622178A (en) | 1985-06-28 | 1985-06-28 | Input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141709A JPS622178A (en) | 1985-06-28 | 1985-06-28 | Input buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622178A true JPS622178A (en) | 1987-01-08 |
Family
ID=15298375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141709A Pending JPS622178A (en) | 1985-06-28 | 1985-06-28 | Input buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622178A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153840A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
-
1985
- 1985-06-28 JP JP60141709A patent/JPS622178A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153840A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
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