JPS62215970A - Copying device - Google Patents

Abstract

PURPOSE:To execute a partial correction of a program by inputting a program prepared in advance, through an interface means, storing it in a nonvolatile memory, and also, providing a display device of the contents of the memory and a key input device. CONSTITUTION:A CPU 1 and a CPU 2 use a data bus 5 and execute mutual communication by a serial transfer. To the master CPU 1, a CPU 3 is connected by a bus, and also, to its CPU 3, connectors RXDI, II, TXDI, II of full duplex 2 channels selected by a dip switch DIPSW, and they are connected to a computer of the outside, by which information such as a program and a data, etc. can be loaded easily to a memory. Also, the contents of the memory are displayed on indicators 11, 12, etc. on an operating panel through the CPU 1, the CPU 2, and a driver 9, and also, an operation of an operating key on the operating panel is transmitted to the CPU 1 through a buffer 13, and the CPU 2, and rewriting of the contents of the memory can be executed, therefore, a partial correction of the program can also be executed easily.

Description

【発明の詳細な説明】 ［技術分野］ 本発明は複写装置に関する。[Detailed description of the invention] [Technical field] The present invention relates to a copying apparatus.

［従来技術］ 最近の複写装置は、マイコン使用による多機能化の実現
が容易になったこと、ユーザ側の要求する機能の多様化
などから複数の動作プログラムを用意する必要が生じて
きた。特に外国に輸出する場合は、例えば、キャラクタ
表示器に表示する文字を輸出先の言葉に合わせるなど輸
出先に合わせた動作プログラムのセットが必要となる。[Prior Art] It has become necessary to prepare a plurality of operation programs for recent copying apparatuses due to the fact that it has become easier to realize multiple functions through the use of microcomputers, and the functions requested by users have become more diverse. In particular, when exporting to a foreign country, a set of operating programs tailored to the export destination is required, such as matching the characters displayed on the character display to the language of the export destination.

そこで、従来は複数の動作プログラムを予めメモリに記
憶させておき、各プログラムをディップスイッチ等によ
り選択する方法あるいは操作部からキー人力手段により
必要な動作プログラムを入力して記憶させる方法などに
より対処していた。Conventionally, this problem has been dealt with by storing multiple operating programs in memory in advance, and selecting each program using a dip switch, or by inputting and storing the required operating program using manual keys from the operation panel. was.

しかし、前者はメモリ容量およびディップスイッチの数
により記憶するデータ量やプログラム等が制限されて巾
広い要求に対処できない、一方、後者は入力操作が複雑
になり、時間と労力を多く要するといった問題点があっ
た。However, the former has the problem that the amount of data and programs that can be stored is limited by the memory capacity and the number of dip switches, and cannot meet a wide range of requests.On the other hand, the latter has the problem that input operations are complicated and require a lot of time and effort. was there.

［目的］ 本発明は複写動作のプログラムを自由に選択して短時間
で簡単にセットでき、少ないメモリ容量でユーザ側の要
求に合った機能が得られるプログラマブルな複写装置を
提供することを目的とする。[Objective] The object of the present invention is to provide a programmable copying apparatus that can freely select a copying operation program and easily set it in a short time, and that can provide functions that meet the user's requirements with a small memory capacity. do.

［構成］ このため本発明は、外部から予め作成したプログラムを
入力できるマイコン、ユネクタ等から成るインタフェー
ス手段を設けて入力したプログラムを不揮発性メモリに
記憶すると共に、その記憶したメモリ内容を表示器に表
示し、操作キーを用いてプログラムの部分修正が簡単に
できるようにしたことを特徴としている。[Structure] For this reason, the present invention provides an interface means consisting of a microcomputer, a connector, etc. that can input a pre-prepared program from the outside, stores the input program in a nonvolatile memory, and displays the stored memory contents on a display. It is characterized by the ability to easily make partial corrections to the program using the display and operation keys.

以下、本発明の詳細な説明する。The present invention will be explained in detail below.

第１図は本発明の複写装置の制御装置の構成図を示した
もので、マイクロプロセッサ（以下、ＣＰＵと略す）ｌ
はＣＰＵ２からのキー情報およびＣＰＵ３からの周辺情
報またはプログラム情報、　ＣＰＵＩに接続された入出
力Ｃｌ１０）装置ｔ！４からの入力情報に応じて複写装
置の制御を実施する。　ＣＰＵ２はＣＰＵ１とのシリア
ル転送により相互間のコミュニケーションを実施例する
。FIG. 1 shows a configuration diagram of a control device of a copying machine according to the present invention, in which a microprocessor (hereinafter abbreviated as CPU) l
is key information from CPU2 and peripheral information or program information from CPU3, input/output Cl10) device t! connected to CPUUI. The copying apparatus is controlled according to the input information from 4. The CPU 2 communicates with the CPU 1 through serial transfer.

ＣＰＵ　１とＣＰＵ２はデータバス５を使用して相互間
のコミュニケーションを実施する。　ＣＰＵ２はＣＰＵ
ＩをマスターＣＰＵとするスレーブＣＰＵである。CPU 1 and CPU 2 communicate with each other using data bus 5. CPU2 is CPU
It is a slave CPU with I as the master CPU.

電源電圧監視回路６は電源投入時に一定時間のリセット
信号ｆｆを発生する。また、５ｖ電圧が４．５ｖ以下に
なると一定時間のリセット信号■］了を発生する回路で
ある。このリセット信号■３］１はＣＰＵＩ、ＣＰＵ２
．ＣＰＵ３．入出力装置４およびバッテリバックアップ
回路７に接続される。The power supply voltage monitoring circuit 6 generates a reset signal ff for a certain period of time when the power is turned on. Furthermore, this circuit generates a reset signal (■) for a certain period of time when the 5V voltage becomes 4.5V or less. This reset signal ■3] 1 is CPUI, CPU2
．． CPU3. It is connected to the input/output device 4 and the battery backup circuit 7.

バッテリバックアップ回路７において、電源ＯＮ直後、
リセット信号引回「はＬＯＷレベルになるので、トラン
ジスタＴｒ＋はＯＦＦ状態になり、トランジスタＴｒｚ
もＯＦＦ状態になる。従って、ＲＡＭ８の制御電圧Ｖｃ
ｃはバックアップ用電池（ＢＴＩ）の電圧３ｖになる。In the battery backup circuit 7, immediately after the power is turned on,
Since the reset signal line ``is at LOW level, the transistor Tr+ is turned off, and the transistor Trz
is also turned off. Therefore, the control voltage Vc of RAM8
c becomes the backup battery (BTI) voltage of 3V.

また、チップセレクト信号正もトランジスタＴｒ＋がＯ
ＦＦなので３ｖになる。従って、　ＲＡＭ８１±書込み
読出しできない、また、電源がＯＦＦされた状態のとき
もトランジスタＴｒ　ｔ　、Ｔｒ　２はＯＦＦ状態なの
でＲＡＭ８は上記状態になる。このとき、ＲＡＭ８は電
池ＢＴＩによりメモリデータの保持を行なうがバックア
ップする必要のあるＲＡＭエリア以外はｆｌ［ＯＮ時ク
リアされる。一定時間後にリセット信号ｍがＨレベルに
なるとツェナーダイオードｚ０１を通してトランジスタ
Ｔｒ１にベース電流が流れるのでＴｒ＋がＯＮしてＴｒ
ｚもＯＮする。トランジスタＴｒｚがＯＮするとＲＡＭ
８の制御電圧Ｖｃｃは５ｖになる。トランジスタＴｒｘ
がＯＮするとび端子がＬＯＷになりＲＡＭ８は読出し書
き込み可能になる。Also, when the chip select signal is positive, the transistor Tr+ is O.
Since it is FF, it will be 3v. Therefore, RAM 81± cannot be written or read. Also, even when the power is turned off, the transistors Tr t and Tr 2 are in the OFF state, so the RAM 8 is in the above state. At this time, the RAM 8 retains memory data using the battery BTI, but areas other than the RAM area that needs to be backed up are cleared when fl[ON. When the reset signal m becomes H level after a certain period of time, the base current flows to the transistor Tr1 through the Zener diode z01, so Tr+ turns on and the Tr
z is also turned on. When transistor Trz turns on, RAM
The control voltage Vcc of No. 8 becomes 5V. Transistor Trx
When it turns ON, the terminal becomes LOW and the RAM 8 becomes readable and writable.

電源電圧Ｖｃｃが３ｖ以上にならないと電源電圧監視回
路６は正常に動作しないので、　４Ｖ以下の場合はトラ
ンジスタＴｒ１がＯＮＬ、ないようにツェナーダイオー
ド２０１でカットする。　ＣＰｕ１は電池ＢＴＩの電圧
を＾／Ｄ入力端子ＡＮＤにより監視して電圧が２．８ｖ
になると電圧が下がったとして入出力装置４を通してＬ
ＥＤＩを点灯させる。Since the power supply voltage monitoring circuit 6 will not operate normally unless the power supply voltage Vcc becomes 3V or more, if it is less than 4V, the Zener diode 201 is used to cut off the transistor Tr1 so that it does not go ON. CPU1 monitors the voltage of battery BTI using the ^/D input terminal AND, and the voltage is 2.8v.
When the voltage becomes low, the L
Turn on the EDI.

ＲＡＭ８は圧端子がＬＯＷになったとき、ＣＰＵＩによ
りチップセレクトされＣＰＵＩのＲＤ、ｌ［’ｌ信号に
より読出しＪ込が実施される。When the piezoelectric terminal becomes LOW, the RAM 8 is chip-selected by the CPU and read and written by the CPUI's RD, l['l signals.

ＣＰＵ３は内部タイマカウンタを使用してシリアルクロ
ックを作成して内部プログラムによりシリアルの送受信
を実施する。全２重２チヤンネルＲＸＤ　Ｉ　。The CPU 3 uses an internal timer counter to create a serial clock and performs serial transmission and reception using an internal program. Full duplex 2 channel RXD I.

ＴＸＤ　ＩおよびＲＸＤ■、ＴＸＤ　ＩＩ（７）処理を
する。TXD I and RXD■, TXD II (7) are processed.

ＣＰｔ１２は操作部を制御するＣＰＬＩ　１がら表示デ
ータをもらうと、ドライバ９をスキャンすると同時にド
ライバｌＯをそのデータに基づき駆動することによりマ
トリックスのＬＥＤを選択点灯させてアドレスＡＤＤＲ
ＥＳＳおよびデータＤＡＴＡを操作パネル上の表示器１
１．１２に表示する。また、キーＫＥＹの押された状態
をドライバ９でスキャンしバッファ１３を介して入力し
、キーデータとしてＣＰｕ１に転送する。When the CPt 12 receives display data from the CPLI 1 that controls the operation unit, it scans the driver 9 and at the same time drives the driver IO based on the data to selectively light up the LEDs of the matrix and read the address ADDR.
Display ESS and data DATA on display 1 on the operation panel.
Displayed on 1.12. Further, the pressed state of the key KEY is scanned by the driver 9, input via the buffer 13, and transferred to the CPU 1 as key data.

ＣＰＵ１はアドレスバス１４を介してデコーダ１５．Ｒ
ＯＭ１５、ＲＡＭ８のアドレスを指定し、データの入出
力を行なう。The CPU 1 communicates with the decoder 15 . via the address bus 14 . R
Specify the addresses of OM15 and RAM8 to input and output data.

第２図は操作部のパネルの一部を図示したもので操作パ
ネル１７上には１表示器１１，１２．アドレスセットし
ＥＤ１８、アドレスセットキー１９、プログラムセット
ＬＥＤ２０、プログラムキー２１、リコールキー２２、
ライトキー２３．テンキー２４が配置されており、これ
らを用いて既に記憶されているプログラムやデータの一
部を変更修正することができる。FIG. 2 shows a part of the panel of the operation section.On the operation panel 17 there are 1 displays 11, 12, . Address set ED18, address set key 19, program set LED 20, program key 21, recall key 22,
Light key 23. Numeric keys 24 are arranged, and using these keys it is possible to change or modify some of the programs and data that have already been stored.

即ち、プログラムキー２１を押し、プログラムセットＬ
［ＥＤ２０の点灯を確認して、アドレスセットキー１９
を押す。次に、アドレスセットＬＥＤｌＢの点灯を確認
して、テンキー２４を操作し、アドレスをセットすると
、表示器１１にそのアドレスが表示される。That is, press the program key 21 and select program set L.
[Check that ED20 is lit, then press address set key 19.]
Press. Next, after confirming that the address set LED IB is lit, the user operates the numeric keypad 24 to set an address, and the address is displayed on the display 11.

更に、°リコールキー２２を押すとそのアドレスの内容
が表示器１２に表示されるので、テンキー２４を操作し
てその表示内容を変更したのち、ライトキー２３を押す
と、そのアドレスの内容が表示内容に置換されて変更、
修正が完了する。Furthermore, when you press the recall key 22, the contents of that address will be displayed on the display 12, so if you change the displayed contents by operating the numeric keypad 24 and then press the light key 23, the contents of that address will be displayed. replaced with the content and changed,
The modification is complete.

第３図はＣＰｕ２で行なわれる処理の全体のフローを示
したもので、全体は複数のサブルーチンから成り、サブ
ルーチン３０では各ボートのイニシャライズ、割込モー
ドの設定、ＲＡＭのクリア、ＲＡＭの初期設定等のイニ
シャライズ処理を行なう、サブルーチン３１ではドライ
バ９に出力するスキャン信号の発生処理を行なう、サブ
ルーチン３２ではスキャン信号に対応した信号をチェッ
クして指定されたキー人力信号をチェックして指定され
たキー人力信号用ＲＡＭに書き込む、サブルーチン３３
では指定された表示用ＲＡＭの内容をスキャン信号に対
応して出力する。それ以外のサブルーチンは順次図面を
参照して説明する。Figure 3 shows the overall flow of processing performed by the CPU 2, which consists of multiple subroutines, and the subroutine 30 initializes each boat, sets the interrupt mode, clears the RAM, initializes the RAM, etc. In the subroutine 31, the generation process of the scan signal to be output to the driver 9 is performed.In the subroutine 32, the signal corresponding to the scan signal is checked and the specified key human power signal is checked, and the specified key human power is detected. Subroutine 33 writing to signal RAM
Then, the contents of the designated display RAM are output in response to the scan signal. The other subroutines will be explained sequentially with reference to the drawings.

第４図はＣＰＵ２におけるプログラムキー２１のチェッ
クルーチンの処理を示したものである。FIG. 4 shows the processing of the program key 21 check routine in the CPU 2.

ＣＰＵはテンキー２４が押される前にプログラムキーが
押されているかチェックする。プログラムキーが押され
ている場合は、プログラムモードの解除かチェックする
。プログラムモード解除の場合には、プログラムＬＥＤ
　ＯＦＦ、アドレスセットＬＥＤ　ＯＦＦ。The CPU checks whether the program key is pressed before the numeric keypad 24 is pressed. If the program key is pressed, check whether the program mode is canceled. When the program mode is canceled, the program LED
OFF, address set LED OFF.

プログラムモードに関連するフラグリセット、ＲＡＭの
イニシャライズをする。Reset flags related to program mode and initialize RAM.

プログラムモードのセットの場合には、プログラムモー
ド受付可能かチェックする。受付可能な場合にはプログ
ラムＬＥＤ　＆　ＯＮ、プログラムモードフラグをセッ
ト、テンキーを用いてアドレスの１゜２．３．４桁目の
フラグをｒＯＪにする０次いでプログラム表示用ＲＡＭ
を「Ｏ」にする。If the program mode is set, check whether the program mode can be accepted. If it can be accepted, set the program LED & ON, program mode flag, and use the numeric keypad to set the flag at the 1st, 2nd, 3rd, and 4th digits of the address to rOJ.
Set to "O".

第５図はアドレスセットキーのチェックルーチンを示し
たもので、プログラムモードの状態でアドレスセットキ
ー１９が押されたかチェックする。FIG. 5 shows an address set key check routine, in which it is checked whether the address set key 19 has been pressed in the program mode.

キー１９が押されている場合はアドレスセットＬＨＤ１
８をＯＮする。一方、アドレスセットＬＥＤ　１８がＯ
Ｎしている状態でキー１７が押されたらアドレスセット
ＬＥ０１８をＯＦＦする。If key 19 is pressed, address set LHD1
Turn on 8. On the other hand, address set LED 18 is O
If the key 17 is pressed in the state of N, address set LE018 is turned off.

第６図はテンキー２４によるプログラムアドレスおよび
データのセットルーチンを示したもので。FIG. 6 shows a program address and data setting routine using the numeric keypad 24.

テンキーデータストアー用ＲＡＭをチェックして。Check the RAM for the numeric keypad data store.

テンキー２４がＯＮ状態かチェックする。テンキー２４
がＯＮ状態にある場合は、プログラムモードの状態かチ
ェックする。プログラムモードでない場合は。Check whether the numeric keypad 24 is in the ON state. Numeric keypad 24
If it is in the ON state, check whether it is in program mode. If not in program mode.

コピ一枚数セットルーチンにジャンプする。プログラム
モードの場合には、アドレスの入力かデータの入力かチ
ェックする。アドレスの入力の場合にはアドレス４桁を
アドレス表示用ＲＡＭにセットし、アドレスセットフラ
グを「１」にする、アドレス入力でない場合にはデータ
セットＲＡＭにデータ２桁をセットしてデータセットフ
ラグにｒｌＪをセットする。Jump to the copy number setting routine. If you are in program mode, check whether you are inputting an address or data. In the case of inputting an address, set the 4-digit address in the address display RAM and set the address set flag to "1". If it is not an address input, set the 2-digit data in the data set RAM and set it to the data set flag. Set rlJ.

第７図はプログラムライトキー２４のルーチンを示した
もので、プログラムモードでアドレスがセットされた状
態でライトキーが押された場合、　ＣＰＵＩに送信する
ＲＡＭに、送信すべきデータとそのアドレスとプログラ
ム書込みステータスをセットし、ＣＰＵＩに送信する送
信リクエストフラグをセットする。Figure 7 shows the routine of the program write key 24. When the write key is pressed with an address set in program mode, the data to be sent, its address, and the program are sent to the RAM to be sent to the CPUI. Set the write status and set the send request flag to be sent to the CPUI.

第８図はプログラムリコールキー２２のルーチンを示し
たもので、プログラムモードでアドレスセットフラグが
「１」でリコールキー２２が押された場合。FIG. 8 shows the routine of the program recall key 22, when the address set flag is "1" in the program mode and the recall key 22 is pressed.

ＣＰＵＩに送信するＲＡＭに、プログラムリコールステ
ータスをセットし、アドレスを書込み、送信リクエスト
フラグを「１」セットする。Set the program recall status, write the address, and set the transmission request flag to "1" in the RAM to be sent to the CPUI.

第９図はプログラムのアドレスおよびデータ表示ルーチ
ンを示したもので、４桁表示用ＲＡＭにアドレスの表示
または変倍率の表示をさせる。プログラムモードの場合
には、リコールキーがＯＮ状態かチェックをして、ＯＮ
状態の場合には、２桁目にリコールデータを表示する。FIG. 9 shows the address and data display routine of the program, which causes the 4-digit display RAM to display addresses or magnification ratios. If you are in program mode, check whether the recall key is on and turn it on.
In the case of the condition, recall data is displayed in the second digit.

　ＯＦＦの場合には書込みデータを表示する。If it is OFF, the written data is displayed.

第１０図（ａ）はＣＰＵ２のセレクトルーチンを示した
もので、　ＣＰＵ２はｃｐｕ　ｉのセレクト信号により
割り込みルーチンに入れる受信レジスタＲＸＢをｒＯＪ
にし、送受信割り込みを解除する。送信用ＲＡＭアドレ
スカウンタをイニシャライズする。Ｃレジスタに送信す
るＲＡＭのバイト数をセットする。ＣＰ旧にセレクトさ
れたフラグが１の場合にはタイマＮの周期で出力するＲ
ＡＭをＮバイト送信する。送信リクエストフラグが「０
」の場合には割り込みルーチンから抜ける。FIG. 10(a) shows the select routine of CPU2, in which the CPU2 selects the receive register RXB to be entered into the interrupt routine by rOJ by the select signal of CPU i.
and cancel the transmit/receive interrupt. Initialize the transmission RAM address counter. Set the number of RAM bytes to send to the C register. If the flag selected in CP old is 1, output R at the cycle of timer N.
Send N bytes of AM. Send request flag is “0”
”, the interrupt routine is exited.

第１０図（ｂ）はＣＰＵ２の受信割込ルーチンを示した
ものでＣＰＵ　１によりセレクトされ、第１０図（ａ）
のセレクトルーチンで受信割り込みが解除されＣＰＵ　
ｌが送信すると、ＣＰＵ２は受信割り込みに入る。受信
バッファの内容を受信ＲＡＭに書込み１次に受信ＲＡＭ
アドレスを＋１する。受信フラグをセットする。FIG. 10(b) shows the reception interrupt routine of CPU 2, which is selected by CPU 1 and shown in FIG. 10(a).
The reception interrupt is canceled in the select routine of
When l transmits, CPU2 enters a receive interrupt. Write the contents of the receive buffer to the receive RAM and write the contents of the receive buffer to the receive RAM.
Add 1 to the address. Set the receive flag.

第１Ｏ図（Ｃ）はセレクトチェックルーチンを示したも
ので、第１０図（ａ）のセレクトルーチンでセットされ
たセレクトフラグが「１」かチェックする。FIG. 10(C) shows a select check routine, in which it is checked whether the select flag set in the select routine of FIG. 10(a) is "1".

ｒｌＪの場合にはポートＣをチェックしてセレクトビッ
トが「１」かチェックする。「１」の場合にはリターン
、「４」の場合にはＣＰＵ　１がＣＰＵ２のセレクトを
解除したことになるので、セレクトフラグを「０」にす
る。In the case of rlJ, check port C to see if the select bit is "1". If it is "1", return; if it is "4", it means that CPU 1 has released the selection of CPU 2, so the select flag is set to "0".

受信フラグが「ｌ」かチェックして、「１」の場合には
コマンド受信フラグをセットして送受信割り込みをマス
クする。「０」の場合には送受信割り込みをマスクする
。It is checked whether the reception flag is "l", and if it is "1", the command reception flag is set to mask transmission/reception interrupts. If it is "0", transmission/reception interrupts are masked.

第１１図はＣＰＵ２のコマンド処理ルーチンを示したも
ので、コマンド受信フラグが「１」かチェックする。「
１」の場合には受信ＲＡＭアドレスをセットする。FIG. 11 shows the command processing routine of the CPU 2, in which it is checked whether the command reception flag is "1". "
1", the reception RAM address is set.

プログラムリコールキーがＯＮの場合にはＨルレジスタ
で指定されるアドレスのＲＡＭ内容がコールステータス
かチェックする。コールステータスの場合にはリコール
データセットＲＡＭにリコールアドレスのデータをセッ
トする。When the program recall key is ON, it is checked whether the RAM contents at the address specified by the H register are in call status. In the case of call status, recall address data is set in the recall data set RAM.

キーがＯＮでない、または、コールステータスでない場
合には、ＣＰＵ　１からのコマンドをチェックしてその
処理をするコマンドのチェックを終了したらコマンド受
信フラグを「０」にして受信ＲＡＭをすべてクリアする
。If the key is not ON or the call status is not, check the command from the CPU 1, and after checking the command to process it, set the command reception flag to "0" and clear all the reception RAM.

以上は、ＣＰＵ２の処理について説明したが、以下暫く
図面を参照してＣＰＵ　１の処理について説明する。The processing of the CPU 2 has been described above, but the processing of the CPU 1 will now be briefly described with reference to the drawings.

第１２図はＣＰ旧からＣＰｔ１２に送信するルーチンを
示したもので、レジスタ１１．Ｌに送信するＲＡＭアド
レス１をセットし、レジスタＢ、Ｃに受信するＲＡＭア
ドレス１をセットする（４１，４２）、　ＣＰＵ２をセ
レクトして一定時間の送受信時間を発生するためリード
ライトタイマ時間Ｎをセットする（４３）。FIG. 12 shows a routine for sending data from CP old to CPt12, in which registers 11. Set RAM address 1 to send to L, set RAM address 1 to receive to registers B and C (41, 42), select CPU 2 and set read/write timer time N to generate a fixed period of transmission/reception time. Set (43).

ＮＴの時間内にＣＰＵ２とＣＰＵＩとのデータ転送を実
施する（４４）、　Ｄレジスタに転送するバイト数Ｎを
セットする（４５）。送受信の割り込みを解除する（４
５）。Transfer data between CPU2 and CPUI within the time NT (44), and set the number N of bytes to be transferred in the D register (45). Cancel transmission/reception interrupts (4
5).

リードライトタイマから−１する（４７）、　ｒＱＪで
ない場合には（４８）、ライドリクエストフラグが「１
」かチェックする（４９）（第１４図でＣＰＵ２に送信
するデータまたはコマンドがあるとセットされる）、　
ｒｌｊの場合には転送が終了したかチェックする（ＳＯ
）。The read/write timer is decremented by 1 (47), and if it is not rQJ (48), the ride request flag is set to “1”.
” (49) (set if there is data or command to be sent to CPU2 in Figure 14),
In the case of rlj, check whether the transfer is completed (SO
).

Ｃ＝０の場合に転送終了。転送が終了していない場合は
、リードライトタイマに＋１する（５１）、リードライ
トタイマ時間Ｎ毎にＣＰＵＩはＣＰｕ２にデータを転送
する（５２〜５４）。Transfer ends when C=0. If the transfer has not been completed, the read/write timer is incremented by 1 (51), and the CPUI transfers data to the CPU2 every read/write timer time N (52 to 54).

Ｈ，Ｌ＋１送信するＲＡＭアドレスに＋１　（５５）　
、次の送信するＲＡＭアドレスになると、（＝ｒｏＪ転
送（５０）で終了してリードライトタイマ「０」になる
と（４８）、送受信割り込みをマスクする（５７）。Ｃ
Ｐｕ２のセレクトをリセットして（５８）、ライドリク
エストフラグを「０」にする次に転送するＲＡＭをすべ
て「０」にする（６０）。H, L+1 +1 to the RAM address to send (55)
, When the next RAM address to be transmitted is reached, (=roJ transfer (50) is completed and the read/write timer reaches "0" (48), the transmission/reception interrupt is masked (57).C
The selection of Pu2 is reset (58), the ride request flag is set to "0", and all RAMs to be transferred next are set to "0" (60).

第１３図はＣＰ旧の受信割り込みルーチンを示したもの
で、ＣＰＵ２から送信されると発生する受信データをア
キュムレータに入れて受信ＲＡＭにアキュムレータの内
容を入れる受信ＲＡＭアドレスに＋１する。FIG. 13 shows the reception interrupt routine of the old CP, in which the reception data generated when transmitted from the CPU 2 is put into an accumulator, and the reception RAM address where the contents of the accumulator are stored in the reception RAM is incremented by 1.

受信アドレス＝Ｎで予め設定されたバイト数の受信を終
了すると、ＣＰＵ２から受信したフラグを「１」にセッ
トする１次に、受信割り込みをマスクし、１１ＥＴＩで
割り込みルーチンからリターンする。When reception of a preset number of bytes is completed with reception address=N, the flag received from the CPU 2 is set to "1", the reception interrupt is masked, and the interrupt routine is returned at 11ETI.

第１４図はステータス処理ルーチンを示したもので、Ｃ
ＰＬ１２受信フラグが「１」の場合、ＣＰＵ２のステー
タスの処理をするプログラムリコールステータスがｒｌ
ＪかチェックしてｒｌＪの場合にはＢ、Ｃレジスタにリ
コールするＲＡＭのアドレスをセットする０次に、８．
Ｃで指定されるＲＡＭのデータを送信ＲＡＭアドレス２
に書込み送信ＲＡＭアドレス１にプログラムコールステ
ータスをセットするＣＰｔ１２に送信するためライドリ
クエストフラグを「１」にセットする。Figure 14 shows the status processing routine.
If the PL12 reception flag is "1", the program recall status that processes the status of CPU2 is rl.
Check if it is J, and if it is rlJ, set the RAM address to be recalled in the B and C registers.0 Next, 8.
Send RAM data specified by C to RAM address 2
Set the program call status in the send RAM address 1. Set the ride request flag to "1" to send to CPt12.

次にＨ，Ｌレジスタに＋１してプログラムライトステー
タスかチェックする。ライトステータスの場合には書込
みをＢ、Ｃレジスタにセットして書込みデータをアキュ
ムレータＡＣＣに読込み、　Ｂ、Ｃレジスタで指定され
るＲＡＭアドレスにアキュムレータＡＣＣを書込む。Next, add 1 to the H and L registers to check whether the program write status is present. In the case of write status, set write to the B and C registers, read the write data into the accumulator ACC, and write the accumulator ACC to the RAM address specified by the B and C registers.

Ｈ，Ｌレジスタ＋１をして次のＲＡＭアドレスのステー
タスをチェックしてチェックを終了したらＣＰＵ　２受
信フラグを「０」にして受信ＲＡＭをすべてクリアする
。Add 1 to the H and L registers, check the status of the next RAM address, and when the check is finished, set the CPU 2 reception flag to "0" and clear all the reception RAM.

第１５図はＣＰＵ２からＣＰＵ　１に送信するＲＡＭマ
ツプをを示したもので、　ｃｐｕｉはＣＰＵ２からプロ
グラムリコールステータス、リコールアドレス、プログ
ラムライトステータス、ライトアドレス、書込データキ
ー人力情報ステータス等の情報を受は取る。また、第１
６図はＣＰＵＩからＣＰＵ　２に送信するラムマツプを
示したもので、　ＣＰＵＩはプログラムコールステータ
ス。Figure 15 shows the RAM map sent from CPU 2 to CPU 1. CPU 2 receives information such as program recall status, recall address, program write status, write address, and write data key human power information status from CPU 2. I'll take it. Also, the first
Figure 6 shows the RAM map sent from CPUI to CPU 2. CPUI is the program call status.

データ、表示情報等の情報を送る。Send information such as data and display information.

第１７図はＣＰＵＩが行なうＣＰＵ３との受信処理ルー
チンを示したもので、ＣＰＵ１はＣＰＵ３のステータス
を読出す（６１）、　Ｆｌフラグが「０」かチェックす
る（６２）。FIG. 17 shows a reception processing routine with CPU3 performed by the CPUI, in which the CPU1 reads the status of the CPU3 (61) and checks whether the Fl flag is "0" (62).

「０」の場合はＲＥＴ、　ＣＰＵ３がライトルーチンま
たはり一ドルーチンを実行中の場合はｒｌＪである。実
行を終了すると「０」にセットする。ＯＢＦをイニシャ
ライズする（６３）。このＯＢＦはＣＰＵ３がＤＢＢＯ
ＵＴにデータをセットするとセットされるフラグである
。ＣＰＵ３のステータスを読出す（６４）、　ＦＯフラ
グが「１」かチェックする（６５）。このＦＯフラグは
ＣＰＵ３がデータをＤＢＢＯＵＴに書込むためにセット
するフラグである。If it is "0", it is RET, and if the CPU 3 is executing a write routine or redundant routine, it is rlJ. When execution is completed, it is set to "0". Initialize OBF (63). In this OBF, CPU3 is DBBO
This is a flag that is set when data is set in the UT. Read the status of CPU3 (64) and check whether the FO flag is "1" (65). This FO flag is a flag set by the CPU 3 to write data to DBBOUT.

「１」の場合は１１．ＬレジスタにＣＰＵ２のデータを
書込むＲＡＭアドレス１をセットする（６６）、　Ｂレ
ジスタに読出すデータ数−１をセットする（６７）。一
定時間ＣＰＵ３がデータを出力しない場合にサブルーチ
ンから抜けるためのタイマをＣレジスタにセットする（
６８）、　ＣＰＵ２のステータスを読出す（６９）、　
０ＢＦ＝１かチェックする（７０）、　ｒｌ」の場合は
ＣＰＵ３がＤＢＢＯＵＴにデータをセットしである（デ
ータを出力しである場合）データを読出す（７１）、こ
のとき、０８Ｆフラグはリセットされる。　ＣＰｔ１３
のデータをＨルレジスタで指定されるＲＡＭアドレスに
書込む（７２）、　）Ｉルレジスタに＋１する（７３）
、　Ｂレジスタから−１する（７４）。If it is "1" then 11. RAM address 1 for writing the data of CPU 2 is set in the L register (66), and the number of data to be read minus 1 is set in the B register (67). Set a timer in the C register to exit from the subroutine if CPU3 does not output data for a certain period of time (
68), Read the status of CPU2 (69),
Checks whether 0BF=1 (70). If "rl", CPU3 sets data to DBBOUT (outputs data) and reads the data (71).At this time, the 08F flag is reset. Ru. CPt13
Write the data to the RAM address specified by the H register (72), +1 to the I register (73)
, -1 from the B register (74).

ボローが発生した場合はデータを４バイト読出したこと
になる（７５）、ボローが無い場合には処理６８にもど
る。０ＢＦ＝０の場合にはＣレジスタに＋１する（７６
）、キャリが発生した場合にはＣＰＵ３に「０」を出力
して、Ｆ１フラグを「０」にする（７７．７８）。キャ
リが発生しない場合は、ＣＰＵ３のステータスを読出し
て（７９）、Ｆｌが「０」かチェックする（８０）、　
Ｆｌが「０」め場合はＣＰＵ３のライトルーチンを実行
していないので、異常としてＲＥＴする。「１」の場合
には処理６９にもどる。ボローが発生した場合、Ｈルレ
ジスタにデータＲＡＭアドレス１ををセットする。リー
ドＲＡＭアドレスからＣＰｔ１３から出力されたデータ
を読出しく８２）、プログラムステータスビットが１か
チェックする（８３）、　ｒＯＪの場合には周辺機のコ
マンドをストアするＲＡＭにデータを書込む（８４）、
　ｒｌＪの場合にはデータリードＲＡＭ２．３で指定さ
れるＲＡＭアドレスにデータリードＲＡＭ４の内容を書
込む（８５）、データリードＲＡＭ１〜４を「０」にす
る（８６）。第１７図（ｂ）はデータを出力するルーチ
ンを示したものであるが、この処理も上述同様に行なわ
れるためその説明は省略する。If a borrow occurs, it means that 4 bytes of data have been read (75); if there is no borrow, the process returns to step 68. If 0BF=0, add 1 to the C register (76
), if a carry occurs, it outputs "0" to the CPU 3 and sets the F1 flag to "0" (77.78). If a carry does not occur, read the status of CPU3 (79), check whether Fl is "0" (80),
If Fl is "0", the write routine of the CPU 3 is not being executed, so it is assumed that there is an abnormality and RET is performed. If it is "1", the process returns to step 69. If a borrow occurs, data RAM address 1 is set in the H register. Read the data output from the CPt13 from the read RAM address (82), check whether the program status bit is 1 (83), in the case of rOJ, write the data to the RAM that stores the peripheral command (84),
In the case of rlJ, the contents of the data read RAM 4 are written to the RAM address specified by the data read RAM 2.3 (85), and the data read RAMs 1 to 4 are set to "0" (86). FIG. 17(b) shows a routine for outputting data, but since this process is performed in the same manner as described above, its explanation will be omitted.

以上はＣＰＵＩの処理についての説明である。以下、Ｃ
ＰＵ３の処理について説明する。The above is a description of the CPUI processing. Below, C
The processing of PU3 will be explained.

第１８図はＣＰＵ３のメインルーチンを示したもので、
ＣＰＵ３は電源ＯＮ後の一定時間後（肛灯了解除後）に
プログラムを「０」からスタートさせる。　ＣＰＵ３は
各ポートをイニシャライズする（９１）、次に、内部Ｒ
ＡＭをクリアする（９２）。チャンネル１のデータ入力
バッファに８０Ｈをセットする（９３）、　（シリアル
受信バッファ（ＲＡＭ）に８０８をセットする。）チャ
ンネル２のデータ入力バッファに８０８をセットする（
９４）、　（シリアル受信バッファ１　（ＲＡＭ）に８
０８をセットする。　）ＣＰＵＩに出力するバッファア
ドレスカウンタをイニシャライズする（９５）。ポート
２に出力するバッファにＦＦＨをセットする（９６）、
　（すべてのポートを「１」にする、　）ＣＰＵ３の内
部にあるタイマカウンタにＮをセットする（９７）、　
（ＣＰＵ３は外部で作成されたクロックをカウントして
上記のＮカウントすると割込を発生する。この割込を発
生するカウントはシリアル送受信用クロックになる。）
内部割込タイマをスタートさせる（９８）。ポート１を
リードしてプログラムスイッチがＯＮＬ、ているかチェ
ックする（９９）。Figure 18 shows the main routine of CPU3.
The CPU 3 starts the program from "0" after a certain period of time after the power is turned on (after the anal light is turned off). CPU3 initializes each port (91), then internal R
Clear AM (92). Set 80H in the data input buffer of channel 1 (93), (Set 808 in the serial reception buffer (RAM).) Set 808 in the data input buffer of channel 2 (
94), (8 in serial receive buffer 1 (RAM)
Set 08. ) Initialize the buffer address counter output to the CPUI (95). Set FFH to the buffer output to port 2 (96),
(Set all ports to "1") Set N to the timer counter inside CPU3 (97),
(The CPU 3 counts an externally generated clock and generates an interrupt when it reaches the above N count. The count that generates this interrupt becomes the serial transmission/reception clock.)
An internal interrupt timer is started (98). Read port 1 and check whether the program switch is ONL (99).

（第１図のＤＩＰＳＷＩをＯＮＬ、た場合）ＯＮの場合
は次にプログラムリードフラグが「１」かチェックする
（１００）。(When DIPSWI in FIG. 1 is ONL) If it is ON, then it is checked whether the program read flag is "1" (100).

リードフラグはプログラム情報を受信すると後述第２５
図のフローでセットされる。　ＹＥＳの場合はプログラ
ムリードフラグを「０」にする（１０１）、　ＣＰｕ１
に出力するためのフラグ「０」をセットする（１０２）
、このフラグが「１」にセットされていると、第１９図
のサブルーチンでＣＰＵＩにデータを出力する。　ＣＰ
ＵＩに出力する出力バッファ１にプログラムステータス
ビット「１」をセットする（１０３）、　ＣＰＵＩにデ
ータを出力またはＣＰＵ　１のデータをリードする第１
９図のサブルーチンをコールする（１０４）、次に処理
９９にもどる。When the read flag receives the program information, the 25th read flag will be activated.
It is set according to the flow shown in the figure. If YES, set the program read flag to "0" (101), CPU1
Set the flag “0” to output to (102)
, If this flag is set to "1", data is output to the CPUI in the subroutine shown in FIG. C.P.
Set the program status bit “1” to output buffer 1 to be output to the UI (103), the first to output data to the CPU UI or read data from CPU 1
The subroutine shown in FIG. 9 is called (104), and then the process returns to process 99.

処理９９で、プログラムスイッチＯＮでない場合は、チ
ャンネル１がデータを受信したか受信フラグをチェック
する（１０５）、チャンネル１データ受信フラグをｒＯ
Ｊにする（１０６）、　ＣＰｕ１に出力するための出力
リクエストフラグＦＯを「１」にセットする（１０７）
。In process 99, if the program switch is not ON, the reception flag is checked to see if channel 1 has received data (105), and the channel 1 data reception flag is set to rO.
J (106), and set the output request flag FO for output to CPU1 to "1" (107)
.

ＣＰＵＩに出力する出力バッファ１　（２０Ｈ）にチャ
ンネル１受信フラグセツトする（１０８）、　（アドレ
ス２０Ｈの８１シ０を「１」にセット）ＣＰＵＩにデー
タを出力またはＣＰＵＩのデータを入力する第１９図の
サブルーチンをコールする（１０９）、チャンネルｌの
送信リクエストが「０」かチェックする（１１０）、　
ｒｏＪの場合、送信可能なのでチャンネルから送信する
データがあるがリードバッファのＢｉｔをチェックする
（１１１）、　ｒｌ」の場合はチャンネル１有効データ
フラグをｒＱＪにする（１１２）、チャンネル１に送信
するバッファにＣＰＵ１からリードしたバッファ２の内
容を書込む（１１３）。Set the channel 1 reception flag in the output buffer 1 (20H) to be output to the CPUI (108). Call the subroutine (109), check whether the transmission request of channel l is "0" (110),
In the case of roJ, there is data to be sent from the channel because it can be sent, but check the bit of the read buffer (111).If it is ``rl'', set the channel 1 valid data flag to rQJ (112), and check the bit of the read buffer to send to channel 1. The contents of buffer 2 read from CPU 1 are written to (113).

チャンネル１の送信リクエストフラグを「１」にセット
する（１１４）、チャンネル１と同様にチャンネル２の
データを受信したかチェックをしてＣＰＵＩに受信デー
タを出力する（１１５〜１１８）、チャンネルｌと同様
にしてチャンネル２に送信する（１１９〜１２４）。Set the transmission request flag of channel 1 to "1" (114), check whether data of channel 2 has been received in the same way as channel 1, and output the received data to the CPUI (115 to 118), Similarly, it is transmitted to channel 2 (119-124).

第１９図はＣＰＵ　ｌとの送受信処理ルーチンを示した
もので、ＣＰＵ　１がＣＰＵ３をセレクトしていない場
合はリターンする。　ＣＰＵ３はライドリードルーチン
がら抜けるときはＦ１フラグを「０」にする、　ＣＰＵ
ＩがＦｌをセットするためにＤＢＢＩＮ　（ＣＰＵ　１
がデータを書込むバッファ）にデータを書込むとセット
されるフラグＩＢＦをリセットする（１３２）、　（Ｄ
ＢＢＩＮをアキュームレータにリードするとリセットさ
れる。　）ｃｐｕｔにデータを出力したい場合にメイン
ルーチンでセットされるフラグが「１」かチェックする
（１３３）、　ｒｌＪの場合はＣＰＵＩに出力したいデ
ータがあるのでＣＰＵＩに出力するバッファアドレス１
をＲＯに入れる（１３４）、　Ｒ２に４をセットする（
１３５）。タイマカウンタを「Ｏ」にする（１３６）、
　ＣＰＵＩに出力して一定時間経過してもＣＰＵがリー
ドしない場合はサブルーチンから抜けるため、ＯＢＦフ
ラグが「１」かチェックする。　ＣＰＵ２がデータ出力
バッファＤＢＢＯＵＴにデータを書込むとセットされる
フラグが本体がＤＢＢＯＵＴからデータをリードすると
ＯＢＦはリセットされる（１３７）、　ＯＢＦがｒＯＪ
の場合はＣＰＵＩがデータをリードできる状態なのでＤ
ＢＢＯＵＴにＲＯで指定されるアドレスの内容を書込む
（１３８）、　ＲＯを＋１する出力バッファ２のアドレ
スになる（１３９）、　Ｒ２から一１減算する（１４０
）、　Ｒ２が「０」かをチェックする（１４１）、　ｒ
ＯＪの場合は出力バッファｌをｒＯＪにする（１４２）
。「０」でない場合は処理１３６にもどる。ＦＯを「０
」にする（１４３）、　ＯＢＦが「１」の場合（ＣＰＵ
がデータをリードしない場合）タイマカウンタを＋１す
る（１４４）、タイマカウンタ＝１２８かチェックする
（１４５）、　Ｒ３＝１２８（７）場合は異常としてＣ
ＰＵ３セレクトフラグＦ１を「０」にしてサブルーチン
から抜ける（１４６）、　Ｒ３＝１２８でない場合、　
Ｆｌが「１」かチェックする（１４７）、　Ｆｌが「１
」の場合にはＣＰＵ　１がＤＢＢＩＮに書込んだフラグ
を「０」にしてＲＥＴ（リターン）する（１４ｇ）。FIG. 19 shows a transmission/reception processing routine with CPU 1. If CPU 1 has not selected CPU 3, the routine returns. CPU3 sets the F1 flag to "0" when exiting the ride lead routine.
DBBIN (CPU 1
(D
It is reset when BBIN is read to the accumulator. ) If you want to output data to cput, check whether the flag set in the main routine is "1" (133), in the case of rlJ, there is data you want to output to the CPUI, so set the buffer address 1 to output to the CPUI.
into RO (134), set 4 in R2 (
135). Set the timer counter to "O" (136),
If the CPU does not read the data even after a certain period of time has elapsed after outputting to the CPUI, the subroutine is exited, so check whether the OBF flag is "1". The flag that is set when CPU2 writes data to the data output buffer DBBOUT is reset when the main body reads data from DBBOUT (137), and OBF is rOJ.
In this case, the CPUI is in a state where the data can be read, so D
Write the contents of the address specified by RO to BBOUT (138), add 1 to RO to become the address of output buffer 2 (139), subtract 1 from R2 (140)
), Check whether R2 is "0" (141), r
In case of OJ, set output buffer l to rOJ (142)
. If it is not "0", the process returns to step 136. FO as “0”
” (143), if OBF is “1” (CPU
does not read data) Add 1 to the timer counter (144), check whether the timer counter = 128 (145), If R3 = 128 (7), mark C as an error.
Set the PU3 select flag F1 to "0" and exit from the subroutine (146). If R3 is not 128,
Check whether Fl is “1” (147), Fl is “1”
”, CPU 1 sets the flag written in DBBIN to “0” and performs a RET (return) (14g).

第２０図はＣＰｕ３におけるＣＰＵＩのデータリード処
理ルーチンを示したものである。ＲＯにリードバッファ
アドレスをセットする（１５１）、リードバッファ１の
ビット０およびビット１がｒＯＪかチェックする（１５
２゜１５３）、どちらかが「１」の場合はまだ送信して
いないのでオーバライドを防止するためにＦ１フラグを
「０」にしてリターンする（１５４）、　Ｒ２に「３」
をセットする（１５５）、　Ｒ３をｒｇ」にする（１５
６）、　ＣＰＵＩがＤＢＢＩＮにデータを書込むとセッ
トされるフラグＩＢＦが「１」かチェックする（１５７
）、　ＩＢＦが「０」の場合、タイマカウンタＲ３を＋
１する（１５８）、　Ｒ３＝１２８の場合、Ｆ１フラグ
を「０」にしてリターンする（１５９，１５４）。FIG. 20 shows the data read processing routine of the CPUI in the CPU3. Set read buffer address in RO (151), check whether bit 0 and bit 1 of read buffer 1 are rOJ (15)
2゜153), if either is "1", it has not been sent yet, so to prevent override, set the F1 flag to "0" and return (154), set "3" to R2.
Set (155), set R3 to rg (15
6) Check whether the flag IBF, which is set when the CPUI writes data to DBBIN, is "1" (157
), if IBF is “0”, set timer counter R3 to +
If R3=128, set the F1 flag to "0" and return (159, 154).

Ｒ３≠１２８の場合、Ｆ１フラグが「１」かチェックす
る（１６０）、　Ｆｌが「１」の場合は処理１５７にも
どる。Ｆｌフラグが「０」の場合はＩＢＴフラグを「Ｏ
ｊにしてリターンする（１６１）、　ＩＢＦが「０」の
場合にＣＰＵ３がセレクトされているかチェックする（
１６２）、セレクトされておらずＦ１＝０の場合にはＩ
ＢＦを０にしてリターン（１６３）　ｔ　ル、　Ｉ［ｌ
Ｆ　７９グがｒｌＪ（７）場合ハｃＰＵ１がデータを出
力（１６４）　Ｌ、たことになるので、　ＤＢＢＩＮの
内容リードバッファに書込む（１６５）、　ＲＯに＋１
する（１６６）、　（次のリードバッファになる。）Ｒ
２−１をする（１６７）、その結果、ｒＯＪの場合リー
ドバッファ３バイトにデータを書込んだことになる。「
０」でない場合は処理１５６にもどる。If R3≠128, it is checked whether the F1 flag is "1" (160). If Fl is "1", the process returns to step 157. If the Fl flag is “0”, the IBT flag is set to “O”.
j and return (161). If IBF is "0", check whether CPU3 is selected (
162), if not selected and F1=0, I
Set BF to 0 and return (163) t le, I[l
If F79 is rlJ (7), then cPU1 outputs data (164) L, so write it to the DBBIN content read buffer (165), +1 to RO.
(166), (becomes the next read buffer) R
2-1 (167), and as a result, in the case of rOJ, data has been written to 3 bytes of the read buffer. "
0'', the process returns to step 156.

第２１図はＣＰＬＩ３におけるタイマ割込処理ルーチン
を示したもので、割込みによって送受信処理が行なわれ
る。その割込みは５６０μｓｅｃ毎に発生する。FIG. 21 shows a timer interrupt processing routine in the CPLI3, in which transmission and reception processing is performed by interrupts. The interrupt occurs every 560 μsec.

ポート２にＲ６を出力する（１７１）、タイマカウンタ
にカウントセットする（１７２）、　（５６０μｓｅｃ
作成用カウンタ、）割込回数カウンタが「２」かチェッ
クする（１７３）。「２Ｊの場合カウンタをｒＨにすル
（１７４）。ＮＯの場合はカウンタに＋１する（１７５
）。ポートバッファにポートｌを入力する（１７６）。Output R6 to port 2 (171), set count to timer counter (172), (560μsec
It is checked whether the creation counter and the interrupt count counter are "2" (173). "If 2J, set the counter to rH (174). If NO, add 1 to the counter (175)
). Input port l to the port buffer (176).

以下、チャンネル１の送信ルーチンに入る。カウンタが
「０」かチェックする（１７７）、　ｒＯ」でない場合
は第２２図のチャンネル２の送信ルーチンＴＸＤ２にジ
ャンプする。チャンネル１送信リクエストフラグがｒｌ
Ｊかチェックする（１７８）、　ＣＰＵ１からチャンネ
ルｌに送信するデータを入力するとセットされるフラグ
が「０」の場合はＴＸＤ２にジャンプする。チャンネル
１のスタートビットフラグが「１」かチェックする（１
７９）、スタートビットフラグがｒＯＪの場合にはＲ６
レジスタのθビットをマスクする（１８０）、　（ｒＯ
Ｊにする。）チャンネル１送信ビツトフラグをｒｌＪに
セットし、　ＴＸＤ２に移動する（１８１）、チャンネ
ル１送信ビツトカウンタが８かチェックする（１８２）
、　Ｎｏの場合はチャンネル１送信ビツトカウンタを＋
１する（１８３）、　（８ビツト送信したかチェックす
るカウンタ、）アキュームレータにチャンネル１送信バ
ツフア（２Ｄ）を入れる（１８４）、アキュームレータ
をキャリを含めて桁送りライトする（１８５）。チャン
ネル１送信バツフｙ　（２Ｂ）にアキュームレータの内
容を入れる（１８６）、キャリ発生かチェックする（１
８７）、　ＮＯの場合はＲ６レジスタのビット０を「０
」にする（１８８）。Thereafter, the channel 1 transmission routine begins. It is checked whether the counter is "0" (177), and if it is not "rO", it jumps to the transmission routine TXD2 of channel 2 shown in FIG. Channel 1 transmission request flag is rl
Check whether it is J (178). If the flag set when data to be transmitted from CPU1 to channel l is input is "0", jump to TXD2. Check whether the start bit flag of channel 1 is “1” (1
79), R6 if the start bit flag is rOJ
Mask the θ bit of the register (180), (rO
Make it J. ) Set the channel 1 transmission bit flag to rlJ and move to TXD2 (181), check whether the channel 1 transmission bit counter is 8 (182)
, If No, increase the channel 1 transmission bit counter.
1 (183), (Counter to check whether 8 bits have been transmitted), Channel 1 transmission buffer (2D) is placed in the accumulator (184), Shift write is performed on the accumulator including the carry (185). Put the contents of the accumulator in channel 1 transmission buffer y (2B) (186), check whether a carry has occurred (1
87), if NO, set bit 0 of the R6 register to “0”.
” (188).

ＹＥＳの場合はＲ６レジスタのビットＯを「１」にする
（１８９）。チャンネル１送信ビツトカウンタ８の場合
は８ビツトの送信が終了したので、チャンネル１送信リ
クエストフラグ、チャンネルｌスタートビットフラグ、
チャンネル１送信ビツトカウンタをｒＯＪにする＜１９
０）、　Ｒ６レジスタのビットｒＯＪを「１」にする（
１９１）、　（ストップビットセット、　）ＴＸＤ２に
移動する。If YES, bit O of the R6 register is set to "1" (189). In the case of channel 1 transmission bit counter 8, since the transmission of 8 bits has been completed, the channel 1 transmission request flag, channel 1 start bit flag,
Set channel 1 transmit bit counter to rOJ<19
0), set bit rOJ of R6 register to “1” (
191), (Stop bit set, )Move to TXD2.

第２２図はチャンネル２の送信ルーチンを示したもので
あるが、このルーチンはチャンネル１の送信ルーチンと
殆ど同じのため説明は省略する。FIG. 22 shows a transmission routine for channel 2, but since this routine is almost the same as the transmission routine for channel 1, a description thereof will be omitted.

第２３図はチャンネル１の受信ルーチンＲＸＤＩを示し
たもので、ポート１を入力してプログラムリードスイッ
チがＯＮかチェックする（２０１）。ＯＮの場合はプロ
グラム情報入力用フローＲＸＤ３（＠２５図）にジャン
プする。　ＯＦＦの場合はチャンネル１リードスタート
ビツト２のフラグが「１」かチェックする（２０２）。FIG. 23 shows the reception routine RXDI for channel 1, in which port 1 is input and a check is made to see if the program read switch is ON (201). If it is ON, jump to program information input flow RXD3 (@Figure 25). If it is OFF, it is checked whether the channel 1 read start bit 2 flag is "1" (202).

「１」の場合はスタートビットを読込したことになる。If it is "1", it means that the start bit has been read.

「０」の示合はポート１を入力する（２０３）、ポート
ｌの「４」ビットが「０」かチェックする（２０４）、
　（スタートビット「０」かチェックする。）「１」の
場合はチャンネルｌの受信信号なしなのでチャンネル１
り一ドスタートビットと１，２フラグ、チャンネルｌリ
ードエンドフラグ、チャンネル１リードカウンタを「０
」ニすル（２０５）、　ＲＸＤ２ニ移動する。ポート２
のＯビットｒＯＪの場合、チャンネルｌリードスタート
ビット１のフラグが「０」かチェックし、ＲＸＤ２へ移
動する（２０６）、　ｒＯＪの場合はチャンネル１リー
ドスタートビツト１フラグを「１」にセットしＲＸＤ２
へ移動する（２０７）、　ｒｌＪの場合はチャンネル１
リードスタートビツト２フラグを「１」にセットし、Ｒ
ＸＤ２へ移動する（２０８）、チャンネル１リードスタ
ートビツト２フラグが「ｌ」の場合はチャンネル１リー
ドカウンタ２かチェックする（２０９）、　（２の場合
は受信ビットを入力するタイミングである。）チャンネ
ル１リードカウンタを「０」にする（２１０）、チャン
ネル１リードエンドフラグが「０」かチェックする（２
１１）、このフラグは８ビツト入力するとセットされる
。「ＯＪの場合はアキュームレータにボート１を入力す
る（２１２）。If the indication is "0", input port 1 (203), check whether the "4" bit of port l is "0" (204),
(Check if the start bit is ``0''.) If it is ``1'', there is no received signal on channel l, so channel 1
Set the read start bit, 1 and 2 flags, channel l read end flag, and channel 1 read counter to ``0''.
” (205), RXD2 moves. port 2
In the case of O bit rOJ, check whether the channel 1 read start bit 1 flag is "0" and move to RXD2 (206). In the case of rOJ, set the channel 1 read start bit 1 flag to "1" and move to RXD2.
(207), channel 1 for rlJ
Set the read start bit 2 flag to “1” and press R.
Move to XD2 (208), If the channel 1 read start bit 2 flag is "l", check whether the channel 1 read counter 2 is 2 (209), (If it is 2, it is the timing to input the receive bit.) Channel Set the 1 read counter to "0" (210) and check whether the channel 1 read end flag is "0" (2
11), this flag is set when 8 bits are input. “In the case of OJ, input boat 1 to the accumulator (212).

キャリを「０」にする（２１３）、ポートｌのＯビット
が「１」かチェックする（２１４）、　ｒｌｊの場合は
キャリをコンブリメントする（２１５）、チャンネル１
データ入カバツフアをキャリも含めて桁送り書込みをす
る（２１６）。Set the carry to ``0'' (213), check whether the O bit of port l is ``1'' (214), if it is rlj, combine the carry (215), channel 1
The data input buffer is shifted and written including the carry (216).

キャリが１かチェックする（２１７）、キャリが１の場
合はチャンネルｌリードエンドフラグを「１」にする（
２１８）、これにより８ビット読込みしたことになる。Check whether the carry is 1 (217), and if the carry is 1, set the channel l read end flag to "1" (
218), this means that 8 bits have been read.

処理２０９でチャンネル１リードカウンタが２でない場
合はチャンネル１リードカウンタに＋１する（２１９）
、処理２１１でチャンネル１リードエンドフラグが「１
」の場合、８ビツト入力したので、ＣＰＵＩに出力する
バッファ１にチャンネル１データ人カバッファを書込む
（２２０）、チャンネルｌデータ入力バッファに８０１
１をセットする（２２１）、　（８ビットリードチェッ
ク用、）チャンネル１データ受信フラグを「１」にセッ
トする（２２２）、チャンネル１リードスタートビツト
１．２フラグ、リードエンドフラグ、リードカウンタを
「０」にする（２２３）。If the channel 1 read counter is not 2 in process 209, add 1 to the channel 1 read counter (219).
, in process 211, the channel 1 read end flag is set to “1”.
'', 8 bits have been input, so write the channel 1 data input buffer to buffer 1 output to the CPUI (220), and write 801 to the channel l data input buffer.
Set the channel 1 data reception flag to "1" (222), set the channel 1 read start bit 1.2 flag, read end flag, and read counter to "1" (for 8-bit read check). 0” (223).

第２４図はチャンネル２の受信ルーチンＲＸＤ２を示し
たものであるが、これは第２３図のチャンネル１の受信
ルーチンと同じのために説明は省略する。FIG. 24 shows a receiving routine RXD2 for channel 2, which is the same as the receiving routine for channel 1 shown in FIG. 23, so its explanation will be omitted.

第２５図はプログラムまたはデータ情報の受信処理ルー
チンを示したもので、図中、符号を付していないブロッ
クまでは第２３図のチャンネルｌの受信ルーチンと同様
のためその説明は省略し、このルーチンでは、プログラ
ム情報を書込むため書込み先のアドレス２バイトと、書
込むデータ１バイトの計３バイトを受信した後、プログ
ラムリードフラグを「１」にしてＣＰＩＪ　１に転送す
る。FIG. 25 shows a receiving processing routine for program or data information. In the figure, the blocks up to the blocks without reference numerals are the same as the receiving routine for channel l in FIG. 23, so their explanation will be omitted. In the routine, after receiving a total of 3 bytes, 2 bytes of the write destination address and 1 byte of data to be written, to write program information, the program read flag is set to "1" and transferred to CPIJ 1.

チャンネル１データ人カバッファをＣＰ旧に出力するバ
ッファのアドレスをカウントするカウンタで指定される
アドレスに書込む（２３１）、この書込みが３回カウン
トされると、イニシャライズされる。チャンネルｌデー
タ人力バッファに８０）１をセットする（２３２）、　
８ビツトリードしたのでチャンネル１リードスタートビ
ツト１，２フラグ、チャンネルリードエンドフラグ、チ
ャンネル１リードカウンタをｒＱＪにする（２３３）、
　ＣＰＵＩに出力するバッファアドレスカウンタが２３
ｔｌかチェックする（２３４）。２３Ｈでない場合はＣ
Ｐ旧に出力するバッファのアドレスをカウントし、カウ
ンタに＋１する（２３５）。２３１１の場合はＣＰＵＩ
に出力するバッファアドレスカウンタをイニシャライズ
し、２１■をセットする（２３６）、　３バイト入力し
たのでＣＰＵ　１に出力するためプログラムリードフラ
グを１にセットする（２３７）。The channel 1 data buffer is written to the address specified by the counter that counts the address of the buffer output to the CP old (231). When this writing is counted three times, it is initialized. Set 80) 1 in the channel l data manual buffer (232);
Since 8 bits have been read, set the channel 1 read start bits 1 and 2 flag, channel read end flag, and channel 1 read counter to rQJ (233).
Buffer address counter output to CPUI is 23
tl is checked (234). C if not 23H
The address of the buffer to be output to P old is counted and the counter is incremented by 1 (235). For 2311, CPUI
Initialize the buffer address counter to be output to CPU 1 and set it to 21 (236). Since 3 bytes have been input, set the program read flag to 1 to output to CPU 1 (237).

このようにしてマスタＣＰＵ　１に例えばμＰＤ８０４
１Ａ使用のＣＰＵ３をバス接続すると共に、そのＣＰｕ
３にディップスイッチＤＩＰＳＷにより選択される全２
重２チヤンネルのコネクタＲＸＤＩ　、Ｉｌ、　ＴＸＤ
Ｉ　、ｎ　全接続し、外部のコンピュータと接続するこ
とにより、プログラムやデータ等の情報を短時間で簡単
にメモリに装荷することができ、少ないメモリ容量で複
写装置をユーザが要求する任意のモードで動作させるこ
とができるようになる。In this way, the master CPU 1, for example, μPD804
Connect CPU3 that uses 1A to the bus, and
All 2 selected by dip switch DIPSW in 3
Heavy dual channel connector RXDI, Il, TXD
By fully connecting I and n and connecting to an external computer, information such as programs and data can be easily loaded into the memory in a short time, and the copying device can be operated in any mode desired by the user with a small memory capacity. You will be able to make it work.

また、メモリ内容はＣＰＵＩからＣＰＵ２．ドライバー
９を介し操作パネル１７上の表示器１１．１２等に表示
させると共に、操作パネル１７上の操作キー１９．２１
〜２４の操作はバッファ１３からＣＰＵ２を経てＣＰＵ
１に伝えられ、メモリ内容の書き換えができることから
、プログラムの部分修正も極く簡単に行なうことができ
る。Also, the memory contents can be accessed from CPU2. It is displayed on the display 11.12 etc. on the operation panel 17 via the driver 9, and the operation keys 19.21 on the operation panel 17 are displayed.
~24 operations are executed from buffer 13 via CPU2
1, and the memory contents can be rewritten, making it extremely easy to partially modify the program.

［効果コ 以上のように本発明によれば、少ないメモリ容量で各ユ
ーザ毎の要求する機能が簡単に得られると共に、その機
能を発揮するプログラム内容は表示器に表示され、これ
を操作キーを使って変更できることから、プログラムの
部分修正も極めて簡単に行なえるプログラマブルな複写
装置が得られる。[Effects] As described above, according to the present invention, the functions required by each user can be easily obtained with a small memory capacity, and the contents of the program that performs the functions are displayed on the display, which can be accessed by pressing the operation keys. Since the program can be modified by using the program, a programmable copying device can be obtained in which partial modification of the program can be performed extremely easily.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す複写装置の制御ブロッ
ク図、第２図はその複写装置の操作パネルの部分説明図
、第３図〜第１１図は第１図のＣＰＵ２の処理フロー図
で、第３図は全体の処理フロー図、第４図はプログラム
キーチェックルーチンのフロー図、第５図はアドレスセ
ットキーチェックルーチンのフロー図、第６図はテンキ
ーによるアドレスおよびデータセットルーチンのフロー
図、第７図はプログラムライトキーセットルーチンのフ
ロー図、第８図はプログラムリコールキーセットルーチ
ンのフロー図、第９図はプログラムのアドレスおよびデ
ータ表示ルーチンのフロー図、第１０図（ａ）はセレク
トルーチンのフロー図、第１０図（ｂ）は受信割込ルー
チンのフロー図、第１０図（Ｃ）はセレクトチェックル
ーチンのフロー図、第１１図はコマンド処理ルーチンの
フロー図、第１２図〜第１７図はＣＰＵＩの処理フロー
図で、第１２図はＣＰＵ２への送信ルーチンのフロー図
、第１３図は受信割込ルーチンのフロー図、第１４図は
ステータス処理ルーチンのフロー図、第１５図はＣＰＵ
２からＣＰＵＩに送信するＲＡＭマツプ図、第１６図は
ＣＰＬＩ　１からＣＰＵ２に送信するＲＡＭマツプ図、
第１７図（ａ）　、　（ｂ）はＣＰＵ３との受信処理ル
ーチンのフロー図、第１８図〜第２５図はＣＰＬＩ３の
処理フロー図で、第１８図はメインルーチンのフロー図
、第１９図はＣＰＵＩとの送受信処理ルーチンのフロー
図、第２０図はＣＰＵ　ｌのデータリード処理ルーチン
のフロー図、第２１図はタイマ割込処理ルーチンのフロ
ー図、第２２図はチャンイ、ル２の送信ルーチンのフロ
ー図、第２３図はチャンネルｌの受信ルーチンのフロー
図、第２４図はチャンネル２の受信ルーチンのフロー図
、第２５図はプログラムまたはデータ情報の処理ルーチ
ンのフロー図である。 １．２．３・・・ＣＰＵ、４・・・入出力装置、５・・
・データバス、６・・・電源電圧監視回路、７・・・バ
ッテリバックアップ回路、８・・・ＲＡＭ、　９．１０
・・・　ドライバ、１１．１２・・・表示器、１３・・
・バッファ、１４・・・アドレスバス、１５・・・デコ
ーダ、１６・・・ＲＯＭ。 】７・・・操作パネル、１８・・・アドレスセットしＥ
Ｄ、１９・・・アドレスセットキー、２０・・・　プロ
グラムセットＬＥＤ、２１・・・　プログラムキー、２
２・・・　リコールキー、２３・・・ライ１−キー、２
４・・・テンキー。 ゝ、−７′ 第２図 Ｍ３図 第５図 第９図 第１０図 （ｂ） 第１０図 （ｃ） 第１１図 第１３図FIG. 1 is a control block diagram of a copying machine showing an embodiment of the present invention, FIG. 2 is a partial explanatory diagram of the operation panel of the copying machine, and FIGS. 3 to 11 are processing flows of the CPU 2 in FIG. 1. Figure 3 is an overall process flow diagram, Figure 4 is a flow diagram of the program key check routine, Figure 5 is a flow diagram of the address set key check routine, and Figure 6 is a flow diagram of the address and data set routine using the numeric keypad. FIG. 7 is a flow diagram of the program write key set routine, FIG. 8 is a flow diagram of the program recall key set routine, FIG. 9 is a flow diagram of the program address and data display routine, and FIG. 10 (a) 10(b) is a flowchart of the reception interrupt routine, FIG. 10(C) is a flowchart of the select check routine, FIG. 11 is a flowchart of the command processing routine, and FIG. 12 is a flowchart of the select routine. - Figure 17 is a processing flow diagram of the CPUI, Figure 12 is a flow diagram of a sending routine to the CPU 2, Figure 13 is a flow diagram of a reception interrupt routine, Figure 14 is a flow diagram of a status processing routine, and Figure 15 is a flow diagram of a status processing routine. The figure shows the CPU
16 is a RAM map diagram sent from CPLI 1 to CPU 2,
FIGS. 17(a) and 17(b) are flow diagrams of the reception processing routine with the CPU 3, FIGS. 18 to 25 are processing flow diagrams of the CPLI 3, FIG. 18 is a flow diagram of the main routine, and FIG. Figure 20 is a flowchart of the data read processing routine of CPU I, Figure 21 is a flowchart of the timer interrupt processing routine, and Figure 22 is a flowchart of the transmission routine of CPU 1 and 2. FIG. 23 is a flow diagram of the channel 1 reception routine, FIG. 24 is a flow diagram of the channel 2 reception routine, and FIG. 25 is a flow diagram of the program or data information processing routine. 1.2.3...CPU, 4...I/O device, 5...
・Data bus, 6... Power supply voltage monitoring circuit, 7... Battery backup circuit, 8... RAM, 9.10
... Driver, 11.12... Display unit, 13...
- Buffer, 14... Address bus, 15... Decoder, 16... ROM. ]7...Operation panel, 18...Address set E
D, 19... Address set key, 20... Program set LED, 21... Program key, 2
2... Recall key, 23... Lie 1-key, 2
4...Numeric keypad.ゝ, -7' Fig. 2 M3 Fig. 5 Fig. 9 Fig. 10 (b) Fig. 10 (c) Fig. 11 Fig. 13

Claims (1)

【特許請求の範囲】[Claims] 記憶されたプログラム情報に基づき複写機各部を制御し
て所定の複写動作を行なう複写装置において、前記プロ
グラム情報を記憶する書き込み可能な不揮発性メモリと
、この不揮発性メモリに複写動作に必要なプログラムを
外部より入力し記憶させるインタフェース手段と、その
不揮発性メモリに記憶したメモリ内容を表示器に表示さ
せる表示手段と、その表示器に表示したメモリ内容を操
作キーを操作して変更するプログラム修正手段とを設け
たことを特徴とする複写装置。A copying apparatus that controls various parts of the copying machine based on stored program information to perform a predetermined copying operation includes a writable nonvolatile memory that stores the program information, and a program necessary for the copying operation that is stored in the nonvolatile memory. an interface means for receiving input from the outside and storing it; a display means for displaying the memory contents stored in the nonvolatile memory on a display; and a program modification means for changing the memory contents displayed on the display by operating an operation key. A copying device characterized by being provided with.