JPS62208663A - Manufacture of semiconductor memory - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000012535 impurity Substances 0.000 claims abstract description 83
- 239000003990 capacitor Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 description 102
- 239000010408 film Substances 0.000 description 28
- 239000010409 thin film Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 206010038776 Retching Diseases 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】 本発明を次の順序に従って説明する。[Detailed description of the invention] The present invention will be explained in the following order.
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ８従来の技術 （第４図）
Ｂ８発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
Ｆ１作用
Ｇ、実施例
Ｇ−■ （本発明の半導体記憶装置の製造方法の工程順
に従った説明・・・第１図ａ乃至第１図ｈ）
Ｇ−■ 他の実施例（本発明の半導体記憶装置の製造方
法にかかる半導体記憶装置の構造等・・・第２図及び第
３図）
Ｈ９発明の効果
Ａ、産業上の利用分野
本発明はいわゆるＤＲＡＭ等の半導体基板にスイッチン
グ素子と容量を形成してなる半導体記憶装置の製造方法
に関する。A. Industrial field of application B1 Overview of the invention C8 Prior art (Figure 4) B8 Problems to be solved by the invention E1 Means for solving the problems F1 Effects G, Examples G-■ (The present invention Description according to the process order of the method for manufacturing a semiconductor storage device of the present invention...FIGS. 1a to 1h) G-■ Other embodiments (Structure of a semiconductor storage device according to the method for manufacturing a semiconductor storage device of the present invention etc. (Figs. 2 and 3) H9 Effect A of the Invention, Field of Industrial Application The present invention relates to a method for manufacturing a semiconductor memory device such as a so-called DRAM in which a switching element and a capacitor are formed on a semiconductor substrate.
Ｂ０発明の概要
本発明は、半導体基板にスイッチング素子と容量を形成
して成る半導体記憶装置の製造方法において、半導体基
板に溝等を形成して容量を形成する工程と該容量から延
在される半導体層を形成する工程と不純物を導入するこ
とにより当該半導体層を用いてスイッチング素子を容量
の１つの電極と電気的に分離して形成すると共に上記容
量の他の電極と上記スイッチング素子をと接続させる工
程とを具備することにより、メモリセルの占有面積の縮
小化等を実現するものである。B0 Summary of the Invention The present invention provides a method for manufacturing a semiconductor memory device in which a switching element and a capacitor are formed on a semiconductor substrate, including a step of forming a capacitor by forming a groove or the like in the semiconductor substrate, and a process extending from the capacitor. By forming a semiconductor layer and introducing impurities, the semiconductor layer is used to form a switching element electrically isolated from one electrode of the capacitor, and connect the other electrode of the capacitor to the switching element. By including the process of making the memory cells smaller, the area occupied by the memory cells can be reduced.
Ｃ１従来の技術
ＤＲＡＭ等の半導体記憶装置においては、高集積化の要
求からパターンルールを縮小しスケールダウン則に従っ
てメモリセルの縮小化が進められている。C1 Prior Art In semiconductor memory devices such as DRAMs, pattern rules are being reduced in response to demands for higher integration, and memory cells are being reduced in size in accordance with scale-down rules.
このような半導体記憶装置の構造としては、高集積化の
要求から、基板の一部に溝を形成して線溝の内部にデー
タを記１ａするだめの容量を形成するいわゆるトレンチ
キャパシタ構造のものが知られている。Due to the demand for high integration, the structure of such a semiconductor memory device is a so-called trench capacitor structure in which a groove is formed in a part of the substrate and a capacitance for recording data 1a is formed inside the line groove. It has been known.
ここで、従来の半導体記憶装置の一例を第４図を参照し
ながら説明する。Here, an example of a conventional semiconductor memory device will be explained with reference to FIG.
第４図に示す半導体層＋１装置１０１は、Ｐ＋型の半導
体基板であるシリコン基板１０２上にＰ型の半導体層１
０３が形成されている。このシリコン基板１０２及び半
導体層１０３に溝を掘って形成されたトレンチキャパシ
タは、その電極の１つが上記シリコン基板１０２に接続
される同じくＰ＋型の不純物領域１０４であり、その電
極の他方が酸化膜等の誘電体層１０５を介して当該溝の
内部を充填する多結晶シリコン層等の半導体層１０６と
なっている。The semiconductor layer+1 device 101 shown in FIG.
03 is formed. The trench capacitor formed by digging a trench in the silicon substrate 102 and the semiconductor layer 103 has one of its electrodes connected to the silicon substrate 102 and the same P+ type impurity region 104, and the other electrode is an oxide film. A semiconductor layer 106 such as a polycrystalline silicon layer fills the inside of the groove through a dielectric layer 105 such as the like.
上記トレンチキャパシタの電極である半導体層１０６は
、当該溝の部分から半導体層１０３の主面に沿って延在
され、上記Ｐ型の半導体層１０３に形成されスイッチン
グトランジスタの１つのソース・ドレイン領域であるＮ
半型の不純物領域１０７と接続される。このスイッチン
グトランジスタの他方のソース・ドレイン領域は、同様
に半導体層１０３の主面に臨んで形成されるＮ半型の不
純物領域１０８であり、この不純物領域１０８にはコン
タクト孔を介してワード線としてのＡｐ層１０９が接続
される。スイッチングトランジスタのゲート電極１１０
は、例えば多結晶シリコンを材料として形成され、この
ゲート電極１１０がビン１〜線として機能し、所定のス
イッチング動作を行うことになる。The semiconductor layer 106, which is the electrode of the trench capacitor, extends from the trench along the main surface of the semiconductor layer 103, is formed in the P-type semiconductor layer 103, and is one source/drain region of the switching transistor. Some N
It is connected to the half-type impurity region 107. The other source/drain region of this switching transistor is an N half-type impurity region 108 that is similarly formed facing the main surface of the semiconductor layer 103, and is connected to this impurity region 108 as a word line through a contact hole. The Ap layer 109 of is connected. Gate electrode 110 of switching transistor
is made of polycrystalline silicon, for example, and this gate electrode 110 functions as a line 1 to perform a predetermined switching operation.
Ｄ６発明が解決しようとする問題点
しかしながら、上述の構造を有する半導体記憶装置の製
造を行う場合には、上記Ｎ半型の不純物領域１０７の形
成をゲート電極１１０とセルファラインで行うが、上記
トレンチキャパシタ側にはマスク層を形成する必要があ
り、その合わせ精度が微細化において大きく影響し、メ
モリセルの縮小化は容易でない。D6 Problems to be Solved by the Invention However, when manufacturing a semiconductor memory device having the above structure, the N half-type impurity region 107 is formed using the gate electrode 110 and the self-alignment line, but the trench It is necessary to form a mask layer on the capacitor side, and the precision of its alignment greatly affects miniaturization, making it difficult to miniaturize memory cells.
すなわち、上記Ｎ半型の不純物領域１０７を形成する場
合には、上記Ｐ＋型の不純物領域１０４と当該Ｎ半型の
不純物領域１０７との間の距離を制御する必要から、少
なくともこれらの間の間隔を制御卸するためのフォトレ
ジスト等のマスク層を形成する。そして、このマスク層
の合わせずれを考慮して、予めずれを見込んだ領域に上
記Ｎ半型の不純物領域１０７を形成する必要があり、従
って、従来の半導体記憶装置の製造方法では、一層のメ
モリセルの占有面積の縮小化を図ることができない。That is, when forming the N half-type impurity region 107, it is necessary to control the distance between the P+ type impurity region 104 and the N half-type impurity region 107, so at least the distance between them is A mask layer such as photoresist is formed to control the process. Then, in consideration of this misalignment of the mask layer, it is necessary to form the N half-type impurity region 107 in a region that allows for the misalignment in advance. It is not possible to reduce the area occupied by the cell.
また、形成した上記Ｎ半型の不純物領域１０７と半導体
層１０６とを接続するために、マスク層の除去後改めて
多結晶シリコン層等をパターン形成する必要があり、同
様にマスクの合わせずれ等によっては接続関係が不良に
なり、回路動作ができなくなる。また、このようなパタ
ーン形成するための工程が必要とされ、そのための工程
が煩雑でもある。In addition, in order to connect the formed N-type impurity region 107 and the semiconductor layer 106, it is necessary to pattern a polycrystalline silicon layer again after removing the mask layer, and similarly, due to misalignment of the mask, etc. If the connection is bad, the circuit will not be able to operate. Further, a process for forming such a pattern is required, and the process is complicated.
そこで、本発明は上述の問題点に鑑み、メモリセルの占
有面積を縮小化等を実現する半導体記憶装置の！！遣方
法の提供を目的とする。In view of the above-mentioned problems, the present invention provides a semiconductor memory device that reduces the area occupied by memory cells. ! The purpose is to provide a way to send money.
Ｅ１問題点を解決するための手段
本発明は、半導体基板に溝を形成する工程と、該構内に
不純物領域からなる容量の一方の電極を形成する工程と
、上記不純物領域と分離して溝内に容量の他方の電極を
形成する工程と、上記他方の電極上及び上記半導体基板
上に半導体層を形成する工程と、不純物を導入すること
により上記半導体層にスイッチング素子を構成する不純
物領域を上記一方の電極とは電気的に分離して形成する
と共に上記導入した不純物によって上記他方の電極と上
記スイッチング素子を構成する上記不純物領域を電気的
に接続させる工程とからなる半導体記憶装置の製造方法
により上述の問題点を解決する。Means for Solving Problem E1 The present invention includes a step of forming a groove in a semiconductor substrate, a step of forming one electrode of a capacitor made of an impurity region in the groove, and a step of forming a groove in the groove separated from the impurity region. a step of forming the other electrode of the capacitor on the other electrode, a step of forming a semiconductor layer on the other electrode and the semiconductor substrate, and an impurity region constituting a switching element in the semiconductor layer by introducing an impurity into the semiconductor layer. A method for manufacturing a semiconductor memory device comprising the steps of: forming an electrode electrically separated from one electrode and electrically connecting the other electrode and the impurity region constituting the switching element using the introduced impurity; Solving the above problems.
ここで、半導体基板に溝を形成する工程においては、素
子の分離のための絶縁膜やチャンネルストッパー領域等
に接して溝を形成することができ、また、上記半導体層
の形成に際しては、表面の平坦化を行った後に半うル体
層を形成することができる。Here, in the process of forming a groove in the semiconductor substrate, the groove can be formed in contact with an insulating film for element isolation, a channel stopper region, etc. After planarization, a semi-curl layer can be formed.
Ｆ１作用
本発明は、溝を用いて容量となる領域を形成した後、ス
イッチング素子と上記容量とを接続し且つ当該スイ・レ
チング素子が形成される半導体層が形成される。そして
、例えばこの半導体層は素子分離のための絶縁膜例えば
酸化膜や或いはチャンネルストッパー領域等の上に被着
形成され、不純物の導入によって、例えばスイッチング
素子のソース・ドレイン領域はこの酸化膜等とゲート電
極とのセルファラインで形成され、同時に容量とスイッ
チングトランジスタの接続も実現できる。F1 Effect In the present invention, after forming a region serving as a capacitor using a groove, a semiconductor layer is formed which connects a switching element and the capacitor and in which the switch retching element is formed. For example, this semiconductor layer is deposited on an insulating film for element isolation, such as an oxide film, or a channel stopper region, etc., and by introducing impurities, the source/drain regions of switching elements, for example, are formed on this oxide film, etc. It is formed by a self-alignment line with the gate electrode, and can also connect a capacitor and a switching transistor at the same time.
このためマスク合わせ等は不要になり、しかも確実な分
離が図れるため、メモリセルの占有面積を縮小化するこ
とができ、高集積度の回路配置を実現できる。また、こ
の導入に際して同時に接続も当該半導体層で行われるた
め、改めて接続のための多結晶シリコン層等を形成する
必要がない。This eliminates the need for mask alignment and moreover ensures reliable isolation, making it possible to reduce the area occupied by the memory cells and realize a highly integrated circuit arrangement. Furthermore, since connections are also made in the semiconductor layer at the same time as this introduction, there is no need to newly form a polycrystalline silicon layer or the like for connection.
また、このような半導体層の形成によっては、半導体層
の形成当初に平坦化が行われ、さらにソース・ドレイン
領域の形成と接続のための不純物の導入が同時に行われ
るため確実な接続を実現でき、本発明の半導体記憶装置
の製造方法によって形成される回路の回路動作は安定し
たものとなる。In addition, depending on the formation of such a semiconductor layer, planarization is performed at the beginning of the semiconductor layer formation, and then the formation of the source/drain region and the introduction of impurities for connection are performed at the same time, making it impossible to realize a reliable connection. , the circuit operation of the circuit formed by the method of manufacturing a semiconductor memory device of the present invention becomes stable.
Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。G. Example Preferred embodiments of the present invention will be described with reference to the drawings.
Ｇ−■ （本発明の半導体記憶装置の製造方法の工程順
に従った説明・・・第１図ａ乃至第１図ｈ）
本実施例の半導体記憶装置の製造方法は、１つのメモリ
セルに１トランジスタと１トレンチキヤバシクが形成さ
れ、いわゆるＤＲＡＭメモリセルの構造を有する半導体
記憶装置の製造方法である。G-■ (Explanation according to the process order of the method for manufacturing a semiconductor memory device of the present invention...FIG. 1a to FIG. 1h) This is a method of manufacturing a semiconductor memory device having a so-called DRAM memory cell structure in which a transistor and a one-trench cavity are formed.
ごこで、本実施例の半導体記憶装置の製造方法を工程順
に従って、第１図ａ〜第１図りを参照しながら説明する
。The method for manufacturing the semiconductor memory device of this embodiment will now be explained in the order of steps with reference to FIGS.
（ａ）まず、第１図ａに示すように、例えば第１導電型
であるＰ型の半導体基板１１を便用した場合には、その
上に選択エピタキシャル成長法若しくは高エネルギーの
イオン注入等によって反対導電型であるＮ半型の共′３
１１埋め込み層１２が形成される。このＮ半型の共通埋
め込みＮ１２は、トレンチキャパシタの対向電極にプレ
ート電圧を印加する機能を有する。そして、このＮ半型
の共通埋め込み層１２の一部には、基板から電圧を供給
してスイッチングトランジスタの闇値を制御するための
窓部１３が形成される。(a) First, as shown in FIG. 1a, when a P-type semiconductor substrate 11, which is the first conductivity type, is used, a selective epitaxial growth method or high-energy ion implantation is performed on the semiconductor substrate 11. Conductivity type N half type co'3
11 buried layer 12 is formed. This N-half type common buried N12 has a function of applying a plate voltage to the opposing electrode of the trench capacitor. A window portion 13 is formed in a part of this N-half type common buried layer 12 for controlling the dark value of the switching transistor by supplying voltage from the substrate.
このＮ半型の共通埋め込み層１２の上部のＰ型の半導体
基板１４には、素子分離、特に後述するトレンチキャパ
シタとスイッチングトランジスタの不純物領域を分離す
るためのＰ十型の不純物が導入されてなるチャンネルス
ト・ツバ−領域１５と絶縁膜１Ｇが、所定の領域に形成
される。A P-type semiconductor substrate 14 above the N-half type common buried layer 12 is doped with a P-type impurity for element isolation, particularly for separating the impurity regions of a trench capacitor and a switching transistor, which will be described later. A channel strike shoulder region 15 and an insulating film 1G are formed in a predetermined region.
（ｂ）第１図すに示すように、容量として用いるトレン
チキャパシタのａ１７が形成され、上記絶縁膜１６及び
上記チャンネルストッパー領域１５は、溝掘りに際して
それぞれ貫通される。そして、トレンチキャパシタ形成
のための溝１７は、上記Ｎ小型の共通埋め込み層１２に
接する若しくは貫通するように形成される。このように
溝を掘ることで、上記絶縁膜１６とチャンネルストッパ
ー領域１５はそれぞれトレンチキャパシタの上部でスイ
ッチングトランジスタの不純物領域との素子分離を行う
ことができる。また、このように溝を掘ることで、各ト
レンチキャパシタの対向電極の一方は、確実にＮ小型の
共通埋め込め層１２と接続し、従って当該Ｎ生型の共通
埋め込み層１２を介して共通のプレート電圧が供給され
ることになる。(b) As shown in FIG. 1, a trench capacitor a17 used as a capacitor is formed, and the insulating film 16 and the channel stopper region 15 are respectively penetrated during trenching. A trench 17 for forming a trench capacitor is formed so as to contact or penetrate the N-sized common buried layer 12. By digging a trench in this manner, the insulating film 16 and the channel stopper region 15 can be isolated from the impurity region of the switching transistor above the trench capacitor. Furthermore, by digging the trench in this way, one of the opposing electrodes of each trench capacitor is reliably connected to the N-sized common buried layer 12, and therefore connected to the common plate via the N-sized common buried layer 12. Voltage will be supplied.
基板の表面には、予め若しくはトレンチキャパシタの一
＄１７の形成後、表面を被覆するための酸化膜１８が形
成される。An oxide film 18 for covering the surface of the substrate is formed in advance or after the formation of the trench capacitor.
（Ｃ）第１図Ｃに示すように、トレンチキャパシタの形
成のための溝１７の溝掘り後、当該溝掘りによって露出
した１１７の側面及び底面に、トレンチキャパシタの対
向する電極の一方として用いるための不純物の導入を行
う。この不純物の導入は例えば拡散等を用いて行われ、
この導入によって上記Ｎ小型の共通埋め込み層１２と同
じ導電型であり、基板と反対導電型であるＮ小型の不純
物領域１９を溝１７の側面及び底面に沿って形成する。(C) As shown in FIG. 1C, after digging the trench 17 for forming the trench capacitor, the side and bottom surfaces of the trench 117 exposed by the trenching are used as one of the opposing electrodes of the trench capacitor. The introduction of impurities is carried out. This introduction of impurities is carried out using, for example, diffusion,
By this introduction, an N-sized impurity region 19 having the same conductivity type as the N-sized common buried layer 12 and the opposite conductivity type to the substrate is formed along the side and bottom surfaces of the groove 17.
このＮ小型の不純物領域１９は、溝１７が上記Ｎ小型の
共通埋め込み層１２に接する若しくは貫通するように形
成されているため、当該Ｎ生型の共通埋め込み層１２と
確実に接続し、各メモリセルのトレンチキャパシタにプ
レーＩ・電圧を供給することになる。This N-sized impurity region 19 is formed so that the groove 17 is in contact with or penetrates the N-sized common buried layer 12, so that it is reliably connected to the N-sized common buried layer 12 and each memory It will supply the pre-I voltage to the cell's trench capacitor.
上記トレンチキャパシタの対向する電極となるＮ小型の
不純物領域１９を形成した後、表面酸化法等によって、
上記溝１７の側面及び底面が酸化され、トレンチキャパ
シタの誘電体となる誘電層２０が形成される。After forming the N small impurity region 19 which will become the opposing electrode of the trench capacitor, by surface oxidation method etc.
The side and bottom surfaces of the trench 17 are oxidized to form a dielectric layer 20 that becomes the dielectric of the trench capacitor.
（ｄ）誘電体層２０の形成後、第１図ｄに示すように、
上記ｉＪＩ］７を例えば多結晶シリコン等の材料によっ
て充填する。この充填されてなる充填層２１は、トレン
チキャパシタの上記Ｎ小型の不純物領域Ｘ９に対向する
電極となり、この充填層２１の領域に、電荷が蓄積され
得る。(d) After forming the dielectric layer 20, as shown in FIG.
The above iJI] 7 is filled with a material such as polycrystalline silicon. This filling layer 21 becomes an electrode facing the N-sized impurity region X9 of the trench capacitor, and charges can be accumulated in the region of this filling layer 21.
このような充填層２１の形成後、当該半導体基板の全面
をエッチハックし、表面の平坦化を行って、平坦な表面
２２にする。このように平坦な表面２２を形成すること
で、後述する薄膜半導体層を容易に形成することができ
、又、位置の合わせ精度が問題となるような弊害は防止
される。また、各素子の形成後においては、このような
平坦化によって各素子の間の確実な接続を実現すること
が可能となり、従って、回路動作は安定したものとなる
。After the filling layer 21 is formed, the entire surface of the semiconductor substrate is etched and planarized to form a flat surface 22. By forming the flat surface 22 in this manner, a thin film semiconductor layer, which will be described later, can be easily formed, and problems such as alignment accuracy problems can be prevented. Moreover, after each element is formed, such planarization makes it possible to realize reliable connections between the elements, and therefore, the circuit operation becomes stable.
（ｅ）第１図ｅに示すように、平坦化した表面２２の全
面に例えば多結晶シリコンを材料とした薄膜半導体層２
３を形成する。この薄膜半導体層２３は、上記充填層２
１と後述する工程で形成されるスイッチングトランジス
タの不純物領域を接続する機能を有する他、さらに当該
スイッチングトランジスタのチャンネル形成領域やソー
ス・ドレイン領域としても用いられる。薄膜半導体層２
３の一部は選択的に酸化され素子分離に用いられる素子
分離部２４となる。尚、このような薄膜半導体層２３は
例えば下部に絶縁膜を配設させても良（、いわゆるＳＯ
Ｉ構造にすることも可能であり、また、結晶の種を用い
た同相成長法を用いてグレイン成長を行うようにしても
良い。(e) As shown in FIG.
form 3. This thin film semiconductor layer 23 is formed of the filling layer 2
In addition to having the function of connecting the impurity regions of the switching transistor formed in steps 1 and 1 to be described later, it is also used as a channel forming region and source/drain region of the switching transistor. Thin film semiconductor layer 2
A part of 3 is selectively oxidized and becomes an element isolation part 24 used for element isolation. Incidentally, such a thin film semiconductor layer 23 may be provided with an insulating film under it (so-called SO
It is also possible to have an I structure, and grain growth may be performed using an in-phase growth method using crystal seeds.
（ｆ）第１図ｆに示すように、薄膜半導体層２３を形成
してなる全面にゲート酸化膜となる酸化膜２５を形成す
る。全面に酸化膜２５を形成した後、さらに例えば多結
晶シリコンあるいは高融点金属若しくはこれらの結合等
を材料とするゲート電極材料を堆積し、所定のチャンネ
ル長を実現するような所定のパターンにバターニングす
る。(f) As shown in FIG. 1f, an oxide film 25 to be a gate oxide film is formed on the entire surface formed by forming the thin film semiconductor layer 23. After forming the oxide film 25 on the entire surface, a gate electrode material made of, for example, polycrystalline silicon, a high melting point metal, or a combination thereof is further deposited and patterned into a predetermined pattern to realize a predetermined channel length. do.
このように所定のパターンにゲート電極２６を形成した
後、イオン注入等によりこのゲート電極２６とセルファ
ラインでソース・ドレイン領域となる不純物領域２７．
２８を形成し、この導入の際には同時に上記薄膜半導体
層２３を上記充填層２１と上記不純物領域２８の接続の
ために使用するように不純物導入を行う。この不純物領
域２７．２８はそれぞれＮ生型の不純物領域であり、一
方の不純物領域２８は例えば他のメモリセルのスイッチ
ングトランジスタと共通のものとすることができ、他方
の不純物領域２７は、上記絶縁膜１６とチャンネルスト
ッパー領域１５によって完全に、上記共通埋め込み層１
２と接続するＮ生型の不純物領域１９と分離する。この
ような絶縁膜１６等によって、他方の不純物領域２７の
基板上の位置は上記ゲート電極２６と当該絶縁膜１６に
よって規制され、したがって、イオン注入に際して特に
合わせ精度が問題となることがない。このため従来合わ
せ精度に必要とされた面積も不要となり、メモリセルの
占有面積の縮小化を図ることができる。また、一定の間
隔をあけて不純物領域２７と不純物領域１９を配設する
必要があったが、本実施例においては、完全に分離され
ることになり予め余裕をもって配設する必要はない。こ
のためメモリセルの占有面積の縮小化を図ることができ
る。After forming the gate electrode 26 in a predetermined pattern as described above, impurity regions 27. which become source/drain regions with the gate electrode 26 and the self-alignment line are formed by ion implantation or the like.
28 is formed, and at the time of this introduction, impurities are simultaneously introduced so that the thin film semiconductor layer 23 is used for connecting the filling layer 21 and the impurity region 28. These impurity regions 27 and 28 are each an N-type impurity region, one impurity region 28 can be shared with a switching transistor of another memory cell, and the other impurity region 27 is an N-type impurity region. The common buried layer 1 is completely covered by the membrane 16 and the channel stopper region 15.
It is separated from the N-type impurity region 19 connected to the N-type impurity region 2. Due to the insulating film 16 and the like, the position of the other impurity region 27 on the substrate is regulated by the gate electrode 26 and the insulating film 16, so that alignment accuracy does not pose a problem during ion implantation. This eliminates the need for the area conventionally required for alignment accuracy, making it possible to reduce the area occupied by the memory cell. Further, it was necessary to arrange the impurity region 27 and the impurity region 19 with a certain interval, but in this embodiment, they are completely separated, so there is no need to arrange them with a margin in advance. Therefore, the area occupied by the memory cell can be reduced.
このようなイオン注入によって不純物領域２８．２７が
形成され、ソース・ドレイン領域が不純物領域２７．２
８でありゲート電極２６によって制御されるスイッチン
グトランジスタが形成されることになる。そして、この
スイッチングトランジスタの不純物領域２８は、上記薄
膜半導体層２３を介して上記充填層２１と接続すること
になり、この充填層２１で電荷の充放電が行われ、所定
の書き込みや読み出しが行われることになる。Impurity regions 28.27 are formed by such ion implantation, and the source/drain regions are aligned with the impurity regions 27.2.
8 and a switching transistor controlled by the gate electrode 26 is formed. The impurity region 28 of this switching transistor is connected to the filling layer 21 via the thin film semiconductor layer 23, and charges and discharges are performed in this filling layer 21, and predetermined writing and reading are performed. You will be killed.
また、ソース・ドレイン領域の形成のための不純物導入
と上記スイッチングトランジスタと上記充填層２１との
接続のための不純物導入は、同時に行われるものであり
、従って、工程の簡略化を図ることができる。Furthermore, the impurity introduction for forming the source/drain region and the impurity introduction for connecting the switching transistor to the filling layer 21 are performed at the same time, so that the process can be simplified. .
（ｇ）次に、第１図ｇに示すように、全面に層間絶縁膜
２９を形成し、さらに所定のスイッチングトランジスタ
の不純物領域２８と接続するのに用いるコンタクト孔３
０を形成する。(g) Next, as shown in FIG. 1g, an interlayer insulating film 29 is formed on the entire surface, and contact holes 3 used for connection with impurity regions 28 of predetermined switching transistors are formed.
form 0.
（ｈ）続いて、第１図りに示すように、コンタクト孔３
０で上記不純物領域２８と接続するように、Ａ１層３１
等を全面に形成し、所定のパターンにパターニングする
。この、１層３１は例えばビット線として用いられ、本
実施例の半導体記憶装置はスイッチングトランジスタと
トレンチキャパシタによって情報信号のメモリ動作を行
うことになる。(h) Next, as shown in the first diagram, the contact hole 3
The A1 layer 31 is connected to the impurity region 28 at
etc. are formed on the entire surface and patterned into a predetermined pattern. This first layer 31 is used, for example, as a bit line, and the semiconductor memory device of this embodiment performs an information signal memory operation using a switching transistor and a trench capacitor.
以上のような本実施例の半導体記憶装置の製造方法は、
特に薄膜半導体層２３を用いてスイッチングトランジス
タや該スイッチングトランジスタと１へレンチキャパシ
タが接続されるため、合わせ精度は問題とならず、占有
面積の縮小化のみならず、工程の簡略化等も実現され得
る。また、上述のようにスイッチングトランジスタの不
純物領域２７とトレンチキャパシタのＮ生型の不純物領
域１９とが、上記絶縁膜１６とチャンネルストッパー領
域１５によって分離される。このため素子分離のための
余裕をもって形成する必要はなく、従って、メモリセル
の占有面積の縮小化を図ることができる。尚、本実施例
の半導体記憶装置の製造方法に係る半導体記憶装置は、
上述のように上記共通埋め込み層１２の一部が窓明けさ
れた形状になり、従って、この芯部１３を通じてのスイ
・２チングトランジスタの闇値の制御を行うことができ
る。The method for manufacturing the semiconductor memory device of this embodiment as described above is as follows:
In particular, since the switching transistor and the switching transistor and the 1-channel wrench capacitor are connected using the thin film semiconductor layer 23, alignment accuracy is not a problem, and not only the occupied area is reduced, but also the process is simplified. obtain. Further, as described above, the impurity region 27 of the switching transistor and the N-type impurity region 19 of the trench capacitor are separated by the insulating film 16 and the channel stopper region 15. Therefore, it is not necessary to provide a margin for element isolation, and therefore, the area occupied by the memory cell can be reduced. Note that the semiconductor memory device according to the method of manufacturing a semiconductor memory device of this example is as follows:
As described above, a part of the common buried layer 12 has a windowed shape, so that the dark value of the switching transistor can be controlled through this core portion 13.
Ｇ−■ 他の実施例（本発明の半導体記憶装置の製造方
法にかかる半導体記憶装置の構造等・・・第２図及び第
３図）
ここで、上述の本実施例の半導体記憶装置の製造方法に
よって製造される半導体記憶装置の構造についても１．
第２図を参照しながら説明する。G-■ Other Examples (Structure of a semiconductor memory device according to the method of manufacturing a semiconductor memory device of the present invention...FIGS. 2 and 3) Here, the manufacturing of the semiconductor memory device of this embodiment described above will be explained. Regarding the structure of the semiconductor memory device manufactured by the method, 1.
This will be explained with reference to FIG.
第２図において、例えばＰ型のシリコン基板等の半導体
基板４１内にイオン注入若しくはエピタキシャル成長方
法を用いた埋め込み層の形成方法によって反対導電型領
域であるＮ生型の共通埋め込み層４２が形成されている
。このＮ生型の共通埋め込み層４２は、容量であるトレ
ンチキャパシタを構成する対向する電極の一方の電極と
してのＮ生型の不純物領域４３と接続し、後述するよう
にトレンチキャパシタにプレート電圧を供給する機能を
有している。このＮ生型の共通埋め込み層４２は、さら
にその一部において窓部４４が形成され、スイッチング
素子としてのスイッチングトランジスタが存在する上部
の半導体基板４５と半導体基板４１とが接続するように
なっており、後述するようにスイッチングトランジスタ
の闇値の制御を容易なものとする機能を持つ。In FIG. 2, an N-type common buried layer 42, which is an opposite conductivity type region, is formed in a semiconductor substrate 41 such as a P-type silicon substrate by a buried layer formation method using ion implantation or epitaxial growth. There is. This N-type common buried layer 42 is connected to an N-type impurity region 43 serving as one electrode of opposing electrodes constituting a trench capacitor, which is a capacitor, and supplies a plate voltage to the trench capacitor as described later. It has the function of This N-type common buried layer 42 further has a window 44 formed in a part thereof, so that the semiconductor substrate 41 is connected to an upper semiconductor substrate 45 where a switching transistor as a switching element is present. , has the function of facilitating control of the dark value of the switching transistor, as will be described later.
上記トレンチキャパシタは、上記Ｎ生型の共通埋め込み
層４２と接続するＮ生型の不純物領域４３と、表面酸化
法等により形成され酸化膜等である誘電体層４６と、例
えば多結晶シリコン等によって溝を充填して形成され上
記Ｎ生型の不純物領域４３と対向する電極として機能す
る充填層４７とによって構成されている。このトレンチ
キャパシタの断面形状は、略基板主面に対して垂直な方
向を長辺の方向とする長方形になっている。そして、こ
のｌ−レンチキャパシタの上部には、その下部にチャン
ネルストップのために形成されるＰ＋型のチャンネルス
トッパー領域４８を有してなる絶縁膜４９が形成され、
この絶縁膜４９及びチャンネルストッパー領域４８によ
って、上記プレート電圧が供給されるＮ生型の不純物領
域４３と、スイッチングトランジスタの上記充填層４７
と接続する電極領域５０とは分離される。尚、この絶縁
膜４９に上記トレンチキャパシタが貫通ずる如く形成さ
れるため、この絶縁膜４９はトレンチキャパシク相互の
分離領域としても機能する。The trench capacitor includes an N-type impurity region 43 connected to the N-type common buried layer 42, a dielectric layer 46 formed by a surface oxidation method, etc., and an oxide film, etc., and a dielectric layer 46 made of, for example, polycrystalline silicon. It is constituted by a filling layer 47 which is formed by filling the groove and functions as an electrode facing the N-type impurity region 43. The cross-sectional shape of this trench capacitor is a rectangle whose long sides are substantially perpendicular to the main surface of the substrate. An insulating film 49 having a P+ type channel stopper region 48 formed for channel stop is formed on the top of this L-wrench capacitor.
The insulating film 49 and the channel stopper region 48 form the N-type impurity region 43 to which the plate voltage is supplied, and the filling layer 47 of the switching transistor.
It is separated from the electrode region 50 which is connected to the electrode region 50 . Incidentally, since the trench capacitor is formed so as to pass through this insulating film 49, this insulating film 49 also functions as an isolation region between the trench capacitors.
上記充填層４７の」二端は、その製造の時に、エッチハ
ックされて略平坦とされる。そして、この充填層４７の
上部には、当該充填層４７と上記スイッチング素子の機
能する電極領域５０と接続するための薄膜半導体層５１
が形成されている。この薄膜半導体層５１は全面に亘っ
て形成され、選択的に酸化等がなされて素子分離にも寄
与する。The two ends of the filling layer 47 are etched and hacked to make them substantially flat during manufacturing. A thin film semiconductor layer 51 is provided above the filling layer 47 to connect the filling layer 47 to the electrode region 50 where the switching element functions.
is formed. This thin film semiconductor layer 51 is formed over the entire surface and is selectively oxidized, thereby contributing to element isolation.
尚、この薄膜半導体層５１の下部に、絶縁層を形成する
構造としても良い。Note that a structure may be adopted in which an insulating layer is formed under the thin film semiconductor layer 51.
上記スイッチングトランジスタは、上記充填層４７と接
続し上部の半導体基板４５内若しくはその上に形成され
、上記絶縁膜４９とＮ生型の不純物領域により上記Ｐ＋
型の不純物領域４３と分離されてなる電極領域５０を一
方のソース・トレイン領域とし、他方のソース・ドレイ
ン領域を所定のチャンネル形成領域だけ間をあけて形成
され例えば他のメモリセルと共通の取り出しが可能とさ
れるＮ生型の不純物領域である電極領域５２としている
。このスイッチングトランジスタのゲート電極５３は、
上記薄膜半導体層５１上の所定の領域に酸化膜等の絶縁
膜を介して形成され、上記ソース・ドレイン領域となる
電極領域５０や電極領域５２はそれぞれ当該ゲート電極
５３とセルファラインでイオン注入等によって形成され
る。尚、上記他のメモリセルと共通の取り出しが可能と
されるＮ生型の不純物領域である電極領域５２上では、
」コミスイッチングトランジスタやトレンチキャパシタ
を被覆するための層間絶縁膜５４が窓明けされ、Ａ４層
等が接続することになる。The switching transistor is connected to the filling layer 47 and formed in or on the upper semiconductor substrate 45, and is formed by the insulating film 49 and the N type impurity region to form the P+
The electrode region 50 separated from the type impurity region 43 is used as one source/train region, and the other source/drain region is formed with a predetermined channel formation region spaced apart, for example, a common lead-out region with other memory cells. The electrode region 52 is an N-type impurity region in which oxidation is possible. The gate electrode 53 of this switching transistor is
The electrode region 50 and the electrode region 52, which are formed in a predetermined region on the thin film semiconductor layer 51 via an insulating film such as an oxide film, and which become the source/drain region, are formed by ion implantation or the like in a self-line with the gate electrode 53, respectively. formed by. Note that on the electrode region 52, which is an N-type impurity region that can be taken out in common with the other memory cells,
A window is opened in the interlayer insulating film 54 for covering the commiswitching transistor and the trench capacitor, and the A4 layer and the like are connected.
このような各メモリセルのトレンチキャパシタとそれぞ
れ接続する上記Ｎ生型の共通埋め込み層４２は、上記半
導体基板４１及び上記半導体基板４５からなる半導体基
板の内部において、上記半導体基板の主面に沿って延在
され、メモリセルアレイの外部の周辺部等まで形成され
ている。そして、この周辺部において、例えば周辺ＣＭ
Ｏ３回路等を形成する場合のイオン注入と同時に形成さ
れたＮウェル５５及び高濃度不純物領域５６とによって
上記Ｎ生型の共通埋め込み層４２は取り出され、ここか
ら所定のプレート電圧が各メモリセルのトレンチキャパ
シタのＮ生型の不純物領域４３に供給されることになる
。The N-type common buried layer 42, which is connected to the trench capacitors of each memory cell, is formed along the main surface of the semiconductor substrate inside the semiconductor substrate consisting of the semiconductor substrate 41 and the semiconductor substrate 45. It is extended to the outer periphery of the memory cell array. In this peripheral area, for example, peripheral CM
The N-type common buried layer 42 is taken out by the N well 55 and the high concentration impurity region 56 formed at the same time as the ion implantation when forming an O3 circuit, etc., and from there a predetermined plate voltage is applied to each memory cell. It is supplied to the N-type impurity region 43 of the trench capacitor.
以上のような構造を有する本実施例にかかる半導体記憶
装置は、上述のように、半導体基板と反対導電型のＮ生
型の共通埋め込み層４２によってプレート電圧を供給す
る。このためトレンチキャパシタの基板内に形成される
側の対向電極をＮ＋型の不純物領域４３とすることがで
きる。このように基板内の対向電極の導電型をＮ生型と
し、上記スイッチングトランジスタの上記充填層４７と
接続する電極領域５０も同様に反対導電型であるＮ生型
であるため、これら不純物領域４３と電極領域５０の間
に絶縁膜４９とチャンネルストッパーとなるＰ＋型のチ
ャンネルストッパー領域４８を配置させて、確実なリー
クの防止を図ることができる。そして、このような分離
が行われるため、予め余裕をもって形成する必要がなく
、したがって、容易にメモリセルの占有面積の縮小化を
実現することができる。In the semiconductor memory device according to this embodiment having the above structure, as described above, the plate voltage is supplied by the common buried layer 42 of the N-type, which is the conductivity type opposite to that of the semiconductor substrate. Therefore, the opposing electrode on the side formed in the substrate of the trench capacitor can be made into the N+ type impurity region 43. As described above, the conductivity type of the opposing electrode in the substrate is the N-type, and the electrode region 50 connected to the filling layer 47 of the switching transistor is also of the N-type, which is the opposite conductivity type. By disposing an insulating film 49 and a P+ type channel stopper region 48 serving as a channel stopper between the electrode region 50 and the electrode region 50, leakage can be reliably prevented. Since such separation is performed, it is not necessary to form the memory cell with a margin in advance, and therefore, it is possible to easily reduce the area occupied by the memory cell.
また、このような構造を有する本実施例にかかる半導体
記憶装置は、上記Ｎ半型の共通埋め込み層４２の一部に
おいて窓部４４が形成され、スイッチングトランジスタ
が存在する上部の半導体基板４５と半導体基板４１とが
接続するようになっている。このため半導体基板４１に
基板電圧を印加することで上記スイッチングトランジス
タの闇値電圧を制御することができ、仮に共通の埋め込
み層４２で上記半導体基板４１と半導体基板４５を完全
に分離した場合には、該半導体基板４５の領域がフロー
ティングな領域となりスイッチングトランジスタの闇値
が変動する等の弊害が有り得るが、本実施例の半導体記
憶装置の製造方法にかかる半導体記憶装置の場合には確
実な闇値の制御を実現できる。Further, in the semiconductor memory device according to this embodiment having such a structure, a window portion 44 is formed in a part of the N-half type common buried layer 42, and the upper semiconductor substrate 45 where the switching transistor exists and the semiconductor It is designed to be connected to a substrate 41. Therefore, the dark voltage of the switching transistor can be controlled by applying a substrate voltage to the semiconductor substrate 41, and if the semiconductor substrate 41 and the semiconductor substrate 45 are completely separated by a common buried layer 42, However, in the case of the semiconductor memory device according to the semiconductor memory device manufacturing method of this embodiment, the dark value is reliable. control can be realized.
また、上記Ｎ半型の共通埋め込み層４２に対してプレー
ト電圧を供給するための取り出し電極は、例えば周辺Ｃ
ＭＯ３回路等を形成する場合のイオン注入と同時に形成
されたＮウェル５５及び高温度不純物領域５６によって
形成され、特に工程を複雑化するものではなく、また、
周辺ＣＭＯ３回路のため基板としても問題はない。Further, an extraction electrode for supplying a plate voltage to the N-half type common buried layer 42 is, for example, a peripheral C
It is formed by an N well 55 and a high temperature impurity region 56 that are formed at the same time as ion implantation when forming an MO3 circuit, etc., and does not particularly complicate the process.
Since it is a peripheral CMO3 circuit, there is no problem as a board.
尚、本実施例にかかる半導体記憶装置においては、薄膜
半導体層５１を上記充填層４７とスイッチングトランジ
スタの接続に用い、且つスイッチングトランジスタは薄
膜トランジスタのように形成されるため、特に合わせ精
度が問題となる領域はなく、占有面積の縮小化を図るこ
とが容易であることは言うまでもない。Note that in the semiconductor memory device according to this embodiment, the thin film semiconductor layer 51 is used to connect the filling layer 47 and the switching transistor, and the switching transistor is formed like a thin film transistor, so alignment accuracy is especially a problem. Needless to say, there is no area, and it is easy to reduce the occupied area.
このような半導体記憶装置のレイアウトは、例えば第３
図のようなレイアウトにすることができる。第３図にお
いて、一対のメモリセルが１つのコンタクト孔６１に接
続するような回路配置となり、それぞれ薄膜半導体層５
１がトレンチキャパシタの上部迄延在されている。第３
図において、ゲート電極５３はワード線となり、ビット
線については図示を省略する。The layout of such a semiconductor memory device is, for example, a third
You can create a layout like the one shown. In FIG. 3, the circuit arrangement is such that a pair of memory cells are connected to one contact hole 61, and each memory cell is connected to a thin film semiconductor layer 61.
1 extends to the top of the trench capacitor. Third
In the figure, the gate electrode 53 serves as a word line, and illustration of the bit line is omitted.
尚、以上の実施例においては、第１導電型である半導体
基板をＰ型の半導体基板とし、不純物領域等の導電型を
定めて説明したが、以上は反対の導電型例えば半導体基
板をＮ型の半導体基板とするようにしても良い。In the above embodiments, the semiconductor substrate of the first conductivity type is a P-type semiconductor substrate, and the conductivity type of the impurity region etc. is determined. Alternatively, the semiconductor substrate may be used as a semiconductor substrate.
また、容量の形状は上述のトレンチキャパシタに限定さ
れず、他のキャパシタプレート等であっても良い。Further, the shape of the capacitor is not limited to the above-mentioned trench capacitor, but may be other capacitor plates or the like.
Ｈ０発明の効果
本発明の半導体記憶装置の製造方法は、容量とスイッチ
ング素子を接続し且つスイッチング素子のソース・ドレ
イン領域が形成される半導体層が形成される。このため
不純物の導入によってスイッチング素子のソース・ドレ
イン領域形成と上記容量とスイッチング素子の接続は、
同時に行われ、しかも確実な接続が実現できる。H0 Effects of the Invention In the method of manufacturing a semiconductor memory device of the present invention, a semiconductor layer is formed which connects a capacitor and a switching element and in which the source and drain regions of the switching element are formed. Therefore, by introducing impurities, the formation of the source/drain region of the switching element and the connection between the capacitance and the switching element are as follows.
This is done simultaneously, and a reliable connection can be achieved.
また、マスク層等は不要であり、従って、マスり合わせ
等も不要になる。このためメモリセルの占有面積を縮小
化することができる。Furthermore, a mask layer or the like is not required, and accordingly, mass alignment or the like is also not necessary. Therefore, the area occupied by the memory cell can be reduced.
また、この導入に際して同時に接続も当該半λπ体層で
行われるため、改めて接続のための多結晶シリコン層等
を形成する必要がない。また、このような半導体層の形
成によっては、半導体層の形成当初に平坦化が行われ、
本発明の半導体層１ａ装置の製造方法によって形成され
る回路の回路動作は安定したものとなる。Furthermore, since connection is also performed at the same time in this introduction using the half λπ body layer, there is no need to newly form a polycrystalline silicon layer or the like for connection. In addition, depending on the formation of such a semiconductor layer, planarization is performed at the beginning of the formation of the semiconductor layer,
The circuit operation of the circuit formed by the method of manufacturing the semiconductor layer 1a device of the present invention is stable.
第１図ａ〜第１図りは本発明の半導体記憶装置の製造方
法を工程順に従って説明するためのそれぞれ断面図、第
２図は本発明の半導体層４１装置の製造方法により製造
した半導体記憶装置の一例を示す断面図、第３図は本発
明の半導体記憶装置の製造方法により製造した半導体層
４．９装置の一例を示す平面図、第４図は従来の半導体
層４＜Ｊ装置の一例を示す断面図である。
１１・・・半導体基板
１２・・・甚通埋め込み層（反対導電型領域）１３・・
・窓部
１５・・・チャンネルストッパー領域
１６・・・絶縁膜
１７・・・溝
１９・・・不純物領域
２０・・・誘電体層
２１・・・充填層
２３・・・半導体層
２６・・・ゲート電極
２７・・・不純物領域
２８・・・不純物領域
特 許 出 願 人 ソニー株式会社代理人 弁
理士 小泡 見回 田村榮−
第１図ｄ
＋１＋
第１図ｆ
＼↑ （Ｎ
へ ―1a to 1 are cross-sectional views for explaining the method for manufacturing a semiconductor memory device according to the present invention according to the process order, and FIG. 2 is a semiconductor memory device manufactured by the method for manufacturing a semiconductor layer 41 device according to the present invention. 3 is a plan view showing an example of a semiconductor layer 4.9 device manufactured by the method of manufacturing a semiconductor memory device of the present invention; FIG. 4 is an example of a conventional semiconductor layer 4<J device FIG. 11... Semiconductor substrate 12... Penetrating buried layer (opposite conductivity type region) 13...
- Window portion 15... Channel stopper region 16... Insulating film 17... Groove 19... Impurity region 20... Dielectric layer 21... Filling layer 23... Semiconductor layer 26... Gate electrode 27...Impurity region 28...Impurity region Patent Applicant: Sony Corporation Representative Patent Attorney Kobubu Sakae Tamura - Figure 1 d +1+ Figure 1 f \↑ (To N -
Claims (1)
る工程と、 上記不純物領域と分離して溝内に容量の他方の電極を形
成する工程と、 上記他方の電極上及び上記半導体基板上に半導体層を形
成する工程と、 不純物を導入することにより上記半導体層にスイッチン
グ素子を構成する不純物領域を上記一方の電極とは電気
的に分離して形成すると共に上記導入した不純物によっ
て上記他方の電極と上記スイッチング素子を構成する上
記不純物領域を電気的に接続させる工程とからなる半導
体記憶装置の製造方法。[Claims] A step of forming a groove in a semiconductor substrate, a step of forming one electrode of a capacitor made of an impurity region in the groove, and a step of forming the other electrode of the capacitor in the groove separated from the impurity region. a step of forming a semiconductor layer on the other electrode and the semiconductor substrate; and a step of forming an impurity region constituting a switching element in the semiconductor layer by introducing an impurity into the semiconductor layer so that the impurity region is electrically different from the one electrode. A method for manufacturing a semiconductor memory device, comprising the steps of: forming the impurity region separately from each other and electrically connecting the other electrode and the impurity region constituting the switching element by means of the introduced impurity.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049928A JPS62208663A (en) | 1986-03-07 | 1986-03-07 | Manufacture of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049928A JPS62208663A (en) | 1986-03-07 | 1986-03-07 | Manufacture of semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208663A true JPS62208663A (en) | 1987-09-12 |
Family
ID=12844677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049928A Pending JPS62208663A (en) | 1986-03-07 | 1986-03-07 | Manufacture of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208663A (en) |
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